EDA與制造相關(guān)文章 大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。 發(fā)表于：1/5/2011 無(wú)功功率計(jì)量中移相法的FPGA實(shí)現(xiàn) 無(wú)功功率計(jì)量方法中的移相法有兩種實(shí)現(xiàn)方法，一種是基于采樣點(diǎn)平移，另一種是利用希爾伯特濾波器。在Matlab上對(duì)這兩種方法進(jìn)行了設(shè)計(jì)、仿真，并采用EP2C50型號(hào)的FPGA實(shí)現(xiàn)了希爾伯特濾波器。數(shù)據(jù)表明基于采樣點(diǎn)平移的方法有局限性，而希爾伯特移相無(wú)功算法具有移相準(zhǔn)確的特點(diǎn)，保證了無(wú)功功率的精確計(jì)量。 發(fā)表于：12/30/2010 FMT多載波技術(shù)及其SystemView仿真實(shí)現(xiàn) 在無(wú)線通信中，高速數(shù)據(jù)傳輸常常受限于ISI的影響，而FMT多載波技術(shù)采用并行處理方法能有效地突破這種限制。介紹了FMT多載波的理論推導(dǎo)，設(shè)計(jì)了FMT+QPSK的應(yīng)用實(shí)例，結(jié)合SystemView軟件給出了仿真結(jié)果。 發(fā)表于：12/29/2010 PCB板級(jí)屏蔽腔和系統(tǒng)設(shè)計(jì)開(kāi)發(fā) 印刷電路板設(shè)計(jì)是影響許多電子產(chǎn)品功效的重要因素。生產(chǎn)出可靠的產(chǎn)品并成功占領(lǐng)市場(chǎng)，是對(duì)仔細(xì)考慮所有設(shè)計(jì)問(wèn)題的最大回報(bào)。選擇適當(dāng)?shù)陌寮?jí)屏蔽腔只是成功設(shè)計(jì)的一個(gè)方面，同時(shí)還應(yīng)仔細(xì)考慮如工作環(huán)境，待生產(chǎn)產(chǎn) 發(fā)表于：12/29/2010 設(shè)計(jì)PCB中電磁干擾的注意事項(xiàng) 正確設(shè)計(jì)PCB，對(duì)于防止電磁干擾至關(guān)重要。下面介紹一些注意事項(xiàng)。1、在設(shè)計(jì)印制板時(shí)，應(yīng)遵循減小干擾源、減小噪聲傳播與耦合，減小噪聲吸收這三條原則。單片機(jī)測(cè)控系統(tǒng)通常可分三個(gè)區(qū)域：模擬電路區(qū)域（易受干擾） 發(fā)表于：12/29/2010 PCB安全距離詳解 安全距離包括電氣間隙(空間距離)，爬電距離(沿面距離)和絕緣穿透距離電氣間隙：兩相鄰導(dǎo)體或一個(gè)導(dǎo)體與相鄰電機(jī)殼表面的沿空氣測(cè)量的最短距離。爬電距離：兩相鄰導(dǎo)體或一個(gè)導(dǎo)體與相鄰電機(jī)殼表面的沿絕絕緣表面測(cè)量的最短距離。 發(fā)表于：12/29/2010 PCB外形加工技巧 一、印制板外形加工方法：⑴銑外形。利用數(shù)控銑床加工外形，需提供銑外形數(shù)據(jù)以及相應(yīng)管位孔文件，這些數(shù)據(jù)均由編程人員提供，由于印制板拼板間距不可能很大，一般為3mm左右，因此銑刀直徑一般為3mm。先在銑床墊 發(fā)表于：12/29/2010 MAX1032結(jié)合CPLD的應(yīng)用 本文主要介紹MAX1032采樣芯片以及使用CPLD對(duì)MAX1032采樣進(jìn)行控制的方法。事實(shí)上，雖然微控制器也能對(duì)MAX1032進(jìn)行方便的控制，但使用CPLD來(lái)控制系統(tǒng)外圍設(shè)備，可以節(jié)省微控制器的資源，減輕其負(fù)擔(dān)，同時(shí)可以讓其處理更復(fù)雜的信息，而利用CPLD對(duì)時(shí)序進(jìn)行控制則更精確。 發(fā)表于：12/29/2010 FPGA與PCB板焊接連接失效 問(wèn)題描述：81%的電子系統(tǒng)中在使用FPGA，包括很多商用產(chǎn)品和國(guó)防產(chǎn)品，并且多數(shù)FPGA使用的是BGA封裝形式。BGA封裝形式的特點(diǎn)是焊接球小和焊接球的直徑小。當(dāng)FGPA被焊在PCB板上時(shí)，容易造成焊接連接失效。焊接 發(fā)表于：12/29/2010 設(shè)計(jì)與驗(yàn)證復(fù)雜SoC中可綜合的模擬及射頻模型 設(shè)計(jì)用于SoC集成的復(fù)雜模擬及射頻模塊是一項(xiàng)艱巨任務(wù)。本文介紹的采用基于性能指標(biāo)規(guī)格來(lái)優(yōu)化設(shè)計(jì)(如PLL或ADC等)的方法，可確保產(chǎn)生可制造性的魯棒性設(shè)計(jì)。通過(guò)這樣的設(shè)計(jì)，開(kāi)發(fā)者能在保證成本效益和不超預(yù)算的前提下 發(fā)表于：12/29/2010 淺析PCB電鍍純錫缺陷 一、前言在線路板的制作過(guò)程中，多數(shù)廠家因考慮成本因素仍采用濕膜工藝成像，從而會(huì)造成圖形電鍍純錫時(shí)難免出現(xiàn)“滲鍍、亮邊(錫薄)”等不良問(wèn)題的困擾，鑒于此，本人將多年總結(jié)出的鍍純錫工藝 發(fā)表于：12/29/2010 IC設(shè)計(jì)中Accellera先進(jìn)庫(kù)格式語(yǔ)言與EDA工具的結(jié)合應(yīng)用 先進(jìn)庫(kù)格式(ALF)是一種提供了庫(kù)元件、技術(shù)規(guī)則和互連模型的建模語(yǔ)言，不同抽象等級(jí)的ALF模型能被EDA同時(shí)用于IC規(guī)劃、原型制作、實(shí)現(xiàn)、分析、優(yōu)化和驗(yàn)證等應(yīng)用中。本文在介紹ALF概念的基礎(chǔ)上，詳細(xì)討論了使用ALF時(shí)庫(kù)元 發(fā)表于：12/28/2010 PCB板完整電磁信息的獲取及應(yīng)用 PCB完整電磁信息，能讓我們對(duì)PCB的整體有一個(gè)非常直觀的認(rèn)識(shí)，不僅有助于工程師解決EMI/EMC問(wèn)題，還能幫助工程師調(diào)試PCB，并不斷提高PCB的設(shè)計(jì)質(zhì)量。同樣，EMSCAN的應(yīng)用還有很多，例如幫助工程師解決電磁敏感性問(wèn)題等等。 發(fā)表于：12/28/2010 系統(tǒng)級(jí)芯片設(shè)計(jì)中的多領(lǐng)域集成策略 大型多領(lǐng)域模擬混合信號(hào)(AMS)系統(tǒng)在電子行業(yè)中越來(lái)越常見(jiàn)，此類(lèi)設(shè)計(jì)必須同時(shí)滿足進(jìn)度和準(zhǔn)確度要求，從而給設(shè)計(jì)工程師帶來(lái)了極大的挑戰(zhàn)。本文介紹了一種結(jié)合自上而下和自下而上的方法來(lái)實(shí)現(xiàn)“中間相遇”， 發(fā)表于：12/28/2010 平臺(tái)ASIC架構(gòu)突破傳統(tǒng)ASIC設(shè)計(jì)局限性 采用先進(jìn)半導(dǎo)體工藝，結(jié)構(gòu)化ASIC平臺(tái)可以提供更多經(jīng)預(yù)定義、預(yù)驗(yàn)證和預(yù)擴(kuò)散的金屬層，并支持各種存儲(chǔ)器接口，能簡(jiǎn)化接口設(shè)計(jì)和時(shí)序問(wèn)題。本文詳細(xì)介紹了結(jié)構(gòu)化ASIC平臺(tái)的這些特點(diǎn)和性能。最新的ASIC設(shè)計(jì)架構(gòu)能夠大大 發(fā)表于：12/28/2010 ?…410411412413414415416417418419…?
