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HAC電場(chǎng)和磁場(chǎng)測(cè)試簡介

由于無線通信設(shè)備在最高功率狀態(tài)下工作時(shí),會(huì)對(duì)周圍的電子產(chǎn)品產(chǎn)生嚴(yán)重的電磁干擾。其中對(duì)殘疾人所使用的助聽器所造成的干擾最為嚴(yán)重，它將直接影響到到使用者的正常使用.根據(jù)這種情況,在ANSIC63.19標(biāo)準(zhǔn)里規(guī)定了HAC(hearingaidcompatibility)部分的測(cè)試要求,其中HAC的射頻電場(chǎng)輻射和射頻磁場(chǎng)輻射是其最重要的組成部分之一。

發(fā)表于：12/28/2010

試驗(yàn)設(shè)計(jì)(DOE)方法及其關(guān)鍵工具

在實(shí)際的質(zhì)量改進(jìn)、產(chǎn)品研發(fā)、工藝優(yōu)化、六西格瑪和科學(xué)研究工作中，我們經(jīng)常需要通過建立定量的模型來研究輸入因素和輸出因素之間、或者自變量和響應(yīng)變量之間的關(guān)系，例如研究太陽能電池板的光電特性和其光電轉(zhuǎn)換率之間的關(guān)系，化學(xué)材料的成分和加工工藝對(duì)其化學(xué)特性如溶解度、抗氧化性的影響等等。

發(fā)表于：12/28/2010

基于SoPC Builder的電子系統(tǒng)的開發(fā)

摘要：從系統(tǒng)總線設(shè)計(jì)、用戶自定義指令和FPGA協(xié)處理器的應(yīng)用這三個(gè)方面詳細(xì)介紹了如何應(yīng)用SOPC設(shè)計(jì)思想和SoPCBuilder工具來開發(fā)電子系統(tǒng)。通過應(yīng)用SOPCBuilder開發(fā)工具，設(shè)計(jì)者可以擺脫傳統(tǒng)的、易于出錯(cuò)的軟硬件設(shè)

發(fā)表于：12/28/2010

FPGA實(shí)現(xiàn)的任意波形發(fā)生器的設(shè)計(jì)

運(yùn)用DDS原理，進(jìn)行任意波形發(fā)生器的設(shè)計(jì)，使得任意波形發(fā)生器兼顧DDS的優(yōu)點(diǎn)。設(shè)計(jì)中通過實(shí)現(xiàn)DDS模塊與單片機(jī)接口的控制部分將頻率控制字由單片輸入到輸入寄存器模塊，由相位累加器模塊對(duì)輸入頻率控制字進(jìn)行累加運(yùn)算，輸出作為雙口RAM的讀地址線，讀數(shù)據(jù)線上即輸出了波形幅度量化數(shù)據(jù)。其中雙口RAM的內(nèi)容由單片機(jī)進(jìn)行更新，從而實(shí)現(xiàn)任意波形的發(fā)生。本設(shè)計(jì)中的相位累加器采用了8級(jí)流水線結(jié)構(gòu)借助前5級(jí)的超前進(jìn)位的方法，使得編譯的最高工作頻率由317．97MHz提高到336．7MHz，實(shí)現(xiàn)了任意波形的發(fā)生，節(jié)約了成本，提高了開發(fā)周期，具有可行性。

發(fā)表于：12/28/2010

ISSP結(jié)構(gòu)化ASIC解決方案

結(jié)構(gòu)化專用集成電路(structuredASIC)對(duì)設(shè)計(jì)工程師而言還是一個(gè)新名詞，然而目前已經(jīng)有多家公司正計(jì)劃涉足這一領(lǐng)域。快速硅解決方案平臺(tái)(ISSP)是一種結(jié)構(gòu)化ASIC解決方案，該技術(shù)適合于高速ASIC設(shè)計(jì)，這是因?yàn)镮SSP可以

發(fā)表于：12/27/2010

脈沖壓縮原理及FPGA實(shí)現(xiàn)

摘要：為解決雷達(dá)作用距離和距離分辨力的問題，分析了線性調(diào)頻脈沖壓縮的原理及工程實(shí)現(xiàn)方法，并利用Matlab軟件對(duì)加權(quán)前后的線性調(diào)頻信號(hào)脈沖壓縮波形進(jìn)行對(duì)比。簡述了分布式(DA)算法的基本原理，給出一種基于FPGA分

發(fā)表于：12/27/2010

Altium攜手蘇州大學(xué)共建電子設(shè)計(jì)聯(lián)合實(shí)驗(yàn)室

全球領(lǐng)先的一體化電子產(chǎn)品開發(fā)解決方案提供商Altium日前宣布與蘇州大學(xué)合作共建電子設(shè)計(jì)聯(lián)合實(shí)驗(yàn)室，通過開展電子電路設(shè)計(jì)、FPGA數(shù)字電路設(shè)計(jì)及SoPC嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域相關(guān)的教學(xué)合作，進(jìn)一步提升江蘇省及周邊地區(qū)電子設(shè)計(jì)人才的綜合素養(yǎng)。長久以來，Altium一直堅(jiān)持深耕教育領(lǐng)域，通過不斷加強(qiáng)與大專院校的合作，支持中國高校電子設(shè)計(jì)人才的培養(yǎng)，從而為中國電子設(shè)計(jì)行業(yè)的發(fā)展貢獻(xiàn)力量。

發(fā)表于：12/24/2010

SpringSoft LAKER定制版圖系統(tǒng)贏得2010年最佳電子設(shè)計(jì)獎(jiǎng)

專業(yè)IC設(shè)計(jì)軟件全球供貨商SpringSoft宣布，該公司的Laker? 自動(dòng)化定制版圖系統(tǒng)榮獲電子設(shè)計(jì)雜志(Electronic Design Magazine)頒發(fā)2010最佳電子設(shè)計(jì)獎(jiǎng)(Best Electronic Design 2010 Award)，表彰最新版Laker系統(tǒng)在定制芯片數(shù)字布局布線解決方案和OpenAccess (OA)互操作性的成就。

發(fā)表于：12/22/2010

基于FPGA的自適應(yīng)鎖相環(huán)設(shè)計(jì)

摘要：利用鎖相環(huán)進(jìn)行載波跟蹤是獲取本地載波的一種重要方法，針對(duì)鎖相環(huán)的噪聲性能和跟蹤速度不能同時(shí)達(dá)到最優(yōu)的限制，在鎖相環(huán)PLL中引入自適應(yīng)模塊，根據(jù)環(huán)路所處的環(huán)境自適應(yīng)對(duì)PLL環(huán)路參數(shù)做出調(diào)整。設(shè)計(jì)中利用仿

發(fā)表于：12/20/2010

使用Virtex-5 FPGA實(shí)現(xiàn)LTE仿真器

LTE系統(tǒng)的無線接入部分Node-B，是連接無線電和整個(gè)互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無法監(jiān)測(cè)和測(cè)試等效于UMTS中間鏈路上的元件。必須通過無線電接口，才能有效地測(cè)試LTE網(wǎng)絡(luò)元件。

發(fā)表于：12/17/2010

基于FPGA的HD-SDI下變換的研究與設(shè)計(jì)

摘要研究了一種采用FPGA將高清數(shù)字電視信號(hào)轉(zhuǎn)換為標(biāo)清數(shù)字電視信號(hào)的方法，利用重采樣等技術(shù)降低了圖像中每行的有效像素和垂直行，完成了HD-SDI到SD-SDI的下變換。設(shè)計(jì)實(shí)現(xiàn)簡單，目前已運(yùn)用于實(shí)際工程當(dāng)中。關(guān)鍵詞

發(fā)表于：12/17/2010

MATHWORKS 為 REAL-TIME WORKSHOP 提供新的并行計(jì)算支持

MathWorks 日前發(fā)布了一項(xiàng)新功能，該功能可幫助致力于結(jié)合參考模型進(jìn)行組件化設(shè)計(jì)的工程師縮短代碼生成時(shí)間。

發(fā)表于：12/16/2010

利用 IDDR 簡化亞穩(wěn)態(tài)

在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預(yù)定義信號(hào)時(shí)序以使器件正確地捕獲數(shù)據(jù)，進(jìn)而產(chǎn)生可靠的輸出信號(hào)。當(dāng)另一器件將數(shù)據(jù)發(fā)送給FPGA時(shí)，F(xiàn)PGA的輸入寄存器必須在時(shí)鐘脈沖邊沿前保證最短的建立時(shí)間和時(shí)鐘脈沖邊沿后的保持時(shí)間，從而確保正常完整地接收信號(hào)。

發(fā)表于：12/16/2010

基于信號(hào)完整性分析的高速PCB設(shè)計(jì)

在高速PCB設(shè)計(jì)過程中，僅僅依靠個(gè)人經(jīng)驗(yàn)布線，往往存在巨大的局限性。介紹利用Cadence軟件對(duì)高速PCB進(jìn)行信號(hào)完整性仿真。結(jié)合以CycloneII為核心的遠(yuǎn)距離無線通信系統(tǒng)控制模塊的PCB設(shè)計(jì)，利用Cadence的SPEECTRAQuest，提取器件的IBIS模型，確定關(guān)鍵信號(hào)線的拓?fù)浣Y(jié)構(gòu)，做信號(hào)完整性仿真。依靠仿真結(jié)果指導(dǎo)設(shè)計(jì)和制作，極大地提高了電路設(shè)計(jì)質(zhì)量，縮短了研發(fā)周期。本文主要介紹反射和串?dāng)_仿真。

發(fā)表于：12/16/2010

基于HyperLynx的高速PECL交流耦合時(shí)鐘

在目前的高速時(shí)鐘的電平標(biāo)準(zhǔn)中，PECL(正電壓射極耦合邏輯)是應(yīng)用較廣泛的一種，絕大多數(shù)高速ADC(A／D轉(zhuǎn)換器)、DAc(D／A轉(zhuǎn)換器)器件都支持這一時(shí)鐘電平。本文敘述。PECL的原理和常見端接方式，結(jié)合在ADc系統(tǒng)中的應(yīng)用，使用HyperLynx工具對(duì)設(shè)計(jì)后的電路進(jìn)行仿真以驗(yàn)證設(shè)計(jì)思想。

發(fā)表于：12/15/2010