3 月 17 日消息，三星電子代表 Song Jai-hyuk 在 2 月的 IEEE ISSCC 2025 全體會議演講中對 HBM 內(nèi)存的未來技術演進進行了展望，提到了通過定制版本縮減 I/O 面積占用和在基礎芯片中直接集成加速器單元兩種思路。

定制 HBM

目前的 HBM 內(nèi)存在 xPU 處理器和 HBM 基礎裸片 Base Die 之間采用數(shù)以千計的 PHY I/O 互聯(lián)，而定制版本則采用更高效率的 D2D 裸片對裸片互聯(lián)，這一結構縮短了兩芯片間距、減少了 I/O 數(shù)量、擁有更出色的能效。

同時，D2D 互聯(lián)的面積占用較現(xiàn)有方式更低，這為 xPU 和 Base Die 塞入更多芯片 IP 創(chuàng)造了可能。

另一點值得注意的是，在定制 HBM 結構中，LPDDR 控制器 / PHY 和 HBM 控制器從 xPU 芯片移動到了 HBM Base Die 中。

3D 集成 HBM

目前的 HBM 內(nèi)存與處理器采用 2.5D 封裝，而這一結構也意味著 HBM 的功耗大部分浪費在數(shù)據(jù)搬運的過程中。

未來的 HBM 有望采取 3D 集成的形式，即直接在基礎芯片中內(nèi)置加速器單元，加速器通過 TSV 硅通孔與 DRAM 芯片直連，這一設計省略了現(xiàn)有結構中需要經(jīng)過的復雜中介層，提高了數(shù)據(jù)傳輸能效。