中文引用格式： 黃彤彤，陳昊，武辰飛，等. Concurrent Multi-die Optimization物理實現(xiàn)方案的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2023，49(8)：30-35.
英文引用格式： Huang Tongtong，Chen Hao，Wu Chenfei，et al. Application of concurrent multi-die optimization method in physically implematation[J]. Application of Electronic Technique，2023，49(8)：30-35.
0 引言
摩爾定律所帶來的規(guī)模復(fù)雜性推動了半導(dǎo)體行業(yè)迅速發(fā)展，晶體管數(shù)量增加使得單芯片的功能增加、性能提升。當摩爾定律放緩，系統(tǒng)復(fù)雜性持續(xù)增加，制造工藝不斷接近材料的物理極限時，依靠半導(dǎo)體的制程微縮提升芯片性能的模式愈發(fā)艱難。集成電路的設(shè)計發(fā)展逐漸從傳統(tǒng)的二維平面轉(zhuǎn)向三維立體，多die堆疊的3DIC設(shè)計已經(jīng)成為推動后摩爾時代發(fā)展的重要途徑之一[1]。3D堆疊指兩顆或多顆芯粒通過特殊的工藝結(jié)構(gòu)在垂直方向上直接堆疊[2]，從而實現(xiàn)芯粒之間及與外部的信號連接，常見的有通過硅通孔（Through Silicon Via，TSV）的面對背（Face-to-Back）堆疊形式，或通過微凸點（Microbump）或混合鍵合凸點（Hybrid-Bonding Bump，HB Bump）的面對面（Face-to-Face）堆疊形式[3-5]。3DIC能夠?qū)⒉煌に囍瞥獭⒉煌δ艿男酒庋b整合，實現(xiàn)更高水平的集成，通過垂直互聯(lián)的短距離和高密度提供更大的通信帶寬，從而使芯片系統(tǒng)具有更佳的性能表現(xiàn)，在異構(gòu)計算、神經(jīng)網(wǎng)絡(luò)、汽車電子、數(shù)據(jù)中心等領(lǐng)域展現(xiàn)出廣闊的應(yīng)用前景。
Cadence Integrity 3D-IC平臺是面向異構(gòu)和同構(gòu)2.5D及3D多芯粒堆疊式設(shè)計的系統(tǒng)規(guī)劃、物理實現(xiàn)和驗證分析統(tǒng)一集成的綜合解決方案。工具對3DIC的系統(tǒng)級設(shè)計提供了多種實現(xiàn)方案，包括系統(tǒng)設(shè)計——單die實現(xiàn)的die-by-die流程，以及多die協(xié)同（concurrent multidie）的物理實現(xiàn)流程[6-7]。其中die-by-die流程是在3D結(jié)構(gòu)創(chuàng)建后分別對兩個die進行2D物理實現(xiàn)，而concurrent multidie流程通過對兩個die的協(xié)同布局布線（Place and Route，PnR）及3D結(jié)構(gòu)單元（HB/TSV）的位置優(yōu)化，為芯片體系提供更加系統(tǒng)完備的約束信息，為設(shè)計整體的時序和功耗優(yōu)化提供有利條件。
本工作基于Cadence Integrity 3D-IC工具，搭建了 concurrent multidie的物理實現(xiàn)流程，通過協(xié)同優(yōu)化PnR的方式為該3D設(shè)計提供了全新可實現(xiàn)的后端方案，并對die -by-die方案和concurrent方案的實現(xiàn)結(jié)果進行系統(tǒng)性評估，為后續(xù)延續(xù)性的設(shè)計提供良好的經(jīng)驗。
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作者信息：
黃彤彤1，2，陳昊1，2，武辰飛1，2，許立新3，徐國治3，李玉童3，周國華1，2，歐陽可青1，2
（1.射頻異質(zhì)異構(gòu)集成全國重點實驗室（中興通訊股份有限公司），廣東 深圳 518055；2.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；3.上海楷登電子科技有限公司，上海 200126）
