1.75 GHz多功能時鐘扇出緩沖器設計
電子技術應用
俞陽，張鎮，尤飛龍，馮敏，程主明，楊陽
中國電子科技集團公司第五十八研究所 射頻與模擬電路研究室
摘要： 基于CMOS工藝設計了一款多功能時鐘扇出緩沖器。該緩沖器內置可編程分頻器和延時調整器，可4通道獨立輸出差分時鐘，每個通道均可進行分頻和延時調整，且都支持LVDS（最高1.75 GHz）、HSTL（最高1.75 GHz）和1.8 V CMOS（最高350 MHz）三種邏輯電平類型。經測試驗證：1.75 GHz差分時鐘輸入/輸出；每路輸出均可以旁路該路分頻器或者設置最高2048的整數分頻比；每通道均可進行數字和模擬延時調整；寬帶隨機抖動<110 fs RMS；附加隨機抖動39 fs RMS（典型值，12 kHz~20 MHz）。該時鐘扇出緩沖器可滿足數據轉換器、時鐘樹等應用所需的低抖動要求，可廣泛應用于無線電收發機和通信系統中。
中圖分類號：TN432 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.256700
中文引用格式： 俞陽，張鎮，尤飛龍，等. 1.75 GHz多功能時鐘扇出緩沖器設計[J]. 電子技術應用，2025，51(12)：39-43.
英文引用格式： Yu Yang，Zhang Zhen，You Feilong，et al. Design of 1.75 GHz multifunctional clock fanout buffer[J]. Application of Electronic Technique，2025，51(12)：39-43.
中文引用格式： 俞陽，張鎮，尤飛龍，等. 1.75 GHz多功能時鐘扇出緩沖器設計[J]. 電子技術應用，2025，51(12)：39-43.
英文引用格式： Yu Yang，Zhang Zhen，You Feilong，et al. Design of 1.75 GHz multifunctional clock fanout buffer[J]. Application of Electronic Technique，2025，51(12)：39-43.
Design of 1.75 GHz multifunctional clock fanout buffer
Yu Yang，Zhang Zhen，You Feilong，Feng Min，Cheng Zhuming，Yang Yang
RF and Analog Circuit Research Laboratory， The 58th Research Institute of China Electronics Technology Group Corporation
Abstract： A multifunctional clock fan out buffer was designed based on CMOS technology. The buffer is equipped with a programmable frequency divider and delay adjuster, which can independently output differential clocks in 4 channels. Each channel can be divided and delayed for adjustment, and all support three logic level types: LVDS (MAX 1.75 GHz), HSTL (MAX 1.75 GHz), and 1.8 V CMOS (MAX 350 MHz). The testing results show-that: 1.75 GHz differential clock input/output; each output can bypass the frequency divider or set an integer division ratio of up to 2 048; each channel can be adjusted for both digital and analog delay; broadband random jitter<110 fs RMS; additional random jitter of 39 fs RMS (typical value, 12 kHz~20 MHz). It can meet the low jitter requirements for applications such as data converters and clock trees, and can be widely used in wireless transceivers and communication systems.
Key words : clock fanout buffer；divider；delay adjust；additive jitter；CMOS
引言
隨著通信技術的不斷發展，對于信號處理、雷達、通信、電子對抗等大型電子系統來說，需要很多不同頻點和相同頻點的時鐘來保障系統的精準運行[1-6]。選擇集成度更高的時鐘芯片和時鐘扇出緩沖器可以有效降低系統成本，簡化電路設計。
本文提出了一種基于0.18 μm CMOS工藝的時鐘扇出緩沖器。該時鐘扇出緩沖器可提供1.75 GHz差分或單端時鐘輸入/輸出，10位可編程分頻控制器，4路差分輸出或8個CMOS輸出，附加的輸出抖動典型值為39 fs RMS（12 kHz~20 MHz），3種可編程邏輯電平輸出：LVDS、HSTL和CMOS。通過流片及測試驗證此款時鐘扇出緩沖器實現了分頻輸出、延遲調整、低抖動性能兼顧，可為高速ADC、DAC、FPGA等提供時鐘。
本文詳細內容請下載：
http://www.jysgc.com/resource/share/2000006874
作者信息：
俞陽，張鎮，尤飛龍，馮敏，程主明，楊陽
（中國電子科技集團公司第五十八研究所 射頻與模擬電路研究室，江蘇 無錫 214063）
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