1、前言
分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環（如Altera的PLL，Xilinx的DLL）來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者這種方式只消耗不多的邏輯單元就可以達到對時鐘的操作目的。
2、整數倍分頻器的設計
2.1 偶數倍分頻
偶數倍分頻器的實現非常簡單，只需要一個計數器進行計數就能實現。如需要N分頻器（N為偶數），就可以由待分頻的時鐘觸發計數器進行計數，當計數器從0計數到N/2-1時，將輸出時鐘進行翻轉，并給計數器一個復位信號，以使下一個時鐘開始從零計數。以此循環，就可以實現偶數倍分頻。以10分頻為例，相應的verilog代碼如下：
regclk_div10;
reg [2:0]cnt;
always@（posedge clk or posedge rst） begin
if（rst）begin //復位
cnt<=0;
clk_div10<=0;
end
elseif（cnt==4） begin
cnt<=0; //清零
clk_div10<=~clk_div10; //時鐘翻轉
end
else
cnt<=cnt+1;
end
2.2 奇數倍分頻
奇數倍分頻因占空比不同，主要有以下兩種方法。對于非50%占空比的分頻，與偶數倍分頻類似，只需要一個計數器就能實現特定占空比的時鐘分頻。如需要1/11占空比的十一分頻時鐘，可以在計數值為9和10時均進行時鐘翻轉，該方法也是產生抽樣脈沖的有效方法。相應的verilog代碼如下：
always @（posedge clk or posedge rst） begin
if（rst）begin //復位
cnt<=0;
clk_div11<=0;
end
elseif（cnt==9） begin
clk_div11<=~clk_div11; //時鐘翻轉
cnt<=cnt+1; //繼續計數
end
elseif（cnt==10） begin
clk_div11<=~clk_div11; //時鐘翻轉
cnt<=0; //計數清零
end
else
cnt<=cnt+1;
end
對于50%奇數分頻器的設計，用到的思維是錯位半個時鐘并相或運算。具體實現步驟如下：分別利用待分頻時鐘的上升沿與下降沿進行（（N-1）/2）/N分頻，最后將這兩個時鐘進行或運算即可。以三分頻為例，相應的電路原理圖和時序仿真圖如圖1和圖2所示，相應代碼如下：
reg clk1;
reg[1:0]cnt1;
always@（posedge clk or posedge rst） begin
if（rst）begin //復位
cnt1<=0;
clk1<=0;
end
elseif（cnt1==1） begin
clk1<=~clk1; //時鐘翻轉
cnt1<=cnt1+1; //繼續計數
end
elseif（cnt1==2） begin
clk1<=~clk1; //時鐘翻轉
cnt1<=0; //計數清零
end
else
cnt1<=cnt1+1;
end
reg clk2;
reg[1:0]cnt2;
always@（negedge clk or posedge rst） begin
if（rst）begin //復位
cnt2<=0;
clk2<=0;
end
elseif（cnt2==1） begin
clk2<=~clk2; //時鐘翻轉
cnt2<=cnt2+1; //繼續計數
end
elseif（cnt2==2） begin
clk2<=~clk2; //時鐘翻轉
cnt2<=0; //計數清零
end
else
cnt2<=cnt2+1;
end
assignclk_div3=clk1 | clk2; //或運算
圖1 50%占空比的三分頻電路原理圖
圖2 50%占空比的三分頻時序仿真圖
3、小數倍分頻器的設計
3.1 半整數分頻器
半整數N+0.5分頻器設計思路：首先進行模N+1的計數，在計數到N時，將輸出時鐘賦值為1，而當回到計數0時，又賦值為0，這樣，當計數值為N時，輸出時鐘才為1。因此，只要保持計數值N為半個時鐘周期即是該設計的關鍵。從中可以發現。因為計數器是通過時鐘上升沿計數，故可在計數為N時對計數觸發時鐘進行翻轉，那么，時鐘的下降沿就變成了上升沿。即在計數值為N期間的時鐘下降沿變成了上升沿。也就是說，計數值N只保持了半個時鐘周期。由于時鐘翻轉下降沿變成上升沿，因此，計數值變為0。所以，每產生一個N+0.5分頻時鐘的周期，觸發時鐘都要翻轉一次。圖3給出了通用半整數分頻器的電路原理圖。以2.5倍分頻為例，相應的電路verilog代碼如下，時序仿真圖如圖4所示。
//異或運算
assignclk_in=clk^clk_div2;
//模3計數器
reg clk_out;
reg [1:0]cnt;
always@（posedge clk_in or posedge rst） begin
if（rst）begin //復位
cnt<=0;
clk_out<=0;
end
elseif（cnt==1） begin
clk_out<=~clk_out; //時鐘翻轉
cnt<=cnt+1; //繼續計數
end
elseif（cnt==2） begin
clk_out<=~clk_out; //時鐘翻轉
cnt<=0; //計數清零
end
else
cnt<=cnt+1;
end
//2分頻
reg clk_div2;
always@（posedge clk_out or posedge rst） begin
if（rst） clk_div2<=0; //復位
else clk_div2=~clk_div2;
end
圖3 通用半整數分頻器的電路原理圖
圖4 2.5倍分頻器時序仿真圖
3.2 任意小數分頻器
小數分頻器的實現方法有很多中，但其基本原理都一樣的，即在若干個分頻周期中采取某種方法使某幾個周期多計或少計一個數，從而在整個計數周期的總體平均意義上獲得一個小數分頻比。一般而言，這種分頻由于分頻輸出的時鐘脈沖抖動很大，故在設計中的使用已經非常少。但是，這也是可以實現的。以8.7倍分頻為例，本文僅僅給出雙模前置小數分頻原理的verilog代碼及其仿真圖（如圖6），具體原理可以參考劉亞海的《基于FPGA的小數分頻器的實現》以及毛為勇的《基于FPGA的任意小數分頻器的設計》。
圖5 小數分頻器的電路原理圖
//8分頻
reg clk_div8;
reg[2:0]cnt_div8;
always@（posedge clk or posedge rst） begin
if（rst）begin //復位
clk_div8<=0;
cnt_div8<=0;
end
elseif（cnt_div8==3'd7） begin
clk_div8<=1; //置1
cnt_div8<=0;
end
elseif（cnt_div8==3'd0） begin
clk_div8<=0; //置0
cnt_div8<=cnt_div8+1;
end
else
cnt_div8<=cnt_div8+1;
end
//9分頻
reg clk_div9;
reg[3:0]cnt_div9;
always@（posedge clk or posedge rst） begin
if（rst）begin //復位
clk_div9<=0;
cnt_div9<=0;
end
elseif（cnt_div9==3'd8） begin
clk_div9<=1; //置1
cnt_div9<=0;
end
elseif（cnt_div9==3'd0） begin
clk_div9<=0; //置0
cnt_div9<=cnt_div9+1;
end
else
cnt_div9<=cnt_div9+1;
end
//控制信號
parameterDiv8Num=3;
reg ctrl;
reg[3:0]AddValue;
always@（posedge clk or posedge rst） begin
if（rst）begin //復位
ctrl<=0;
AddValue<=10-7;
end
elseif（AddValue<10） begin
ctrl<=0;
AddValue<=AddValue+Div8Num;
end
else begin
ctrl<=1;
AddValue<=AddValue-10;
end
end
//選擇輸出
reg clk_out;
always @（ctrlor posedge clk or posedge rst） begin
if（rst） clk_out<=0; //復位
elseif（ctrl） clk_out<=clk_div8;
elseclk_out<=clk_div9;
end
圖6 8.7分頻器的時序仿真圖
4、總結分頻器是FPGA的基礎，而且在FPGA邏輯電路設計的時候是經常使用的，希望大家對以上的整數倍分頻和半整數倍分頻能熟練掌握。
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