12月12日消息，日本晶圓代工大廠Rapidus近日宣布，其已與EDA大廠Synopsys 和 Cadence Design Systems 簽署了合作協議，后者將為其 2nm 代工業務提供EDA設計工具，并獲取 AI 制造數據。Synopsys將有權訪問Rapdius的人工智能工具制造數據，而Cadence將提供針對背面電源傳輸進行優化的內存和接口IP。
Rapidus與 Synopsys 的協議將通過對設計步驟中的工藝敏感性和變化，進行本地建模來縮短設計周期時間。這減少了在流程演進的不同階段對庫和存儲器進行昂貴的重新表征的需求，從而顯著減少了設計迭代并加快了整個項目執行周期。
作為協議的一部分，Synopsys 將基于其 AI 驅動的 EDA 套件開發先進的設計流程，并在 Rapidus 的 2nm 全環繞柵極 （GAA） 工藝上實現廣泛的 IP 組合。此次合作將利用 Rapidus 制造與協同優化 （DMCO） 概念，同時優化設計和制造并實現敏捷設計。
IP 庫的表征是半導體設計周期時間的瓶頸之一，因為每次更新工藝設計套件 （PDK） 或制造工藝時，都需要重新表征 IP。生成 timing model 可能需要兩到三個月的時間，這會大大減慢設計過程。
DMCO 方法將使用基于 Synopsys PrimeShield 機器學習 （ML） 的時序模型生成工具，每當 PDK 或制造工藝更新時，該工具都會采用靈敏度庫。此外，使用來自 Rapidus 短周轉時間 （TAT） 制造工藝的硅數據進行校準將提高模型精度并加速設計收斂。
除了傳統的可制造性設計 （DFM） 之外，Rapidus 還采用了設計制造 （MFD） 的概念，將能夠在晶圓工藝中使用傳感器和 AI，以基于制造過程中的硅大數據簡化設計。
Synopsys 將在其 AI 驅動的 EDA 流程中將這些數據與 Rapidus 工藝技術的接口和基礎 IP 一起使用，以降低集成風險并加速實現硅成功之路。
“我們與 Synopsys 的合作是幫助簡化和加快設計流程的一個重要里程碑。Rapidus 對 RUMS 的愿景是使用單晶圓前端工藝。從這一過程中可以獲得的大量數據與 Synopsys AI 驅動的 EDA 流程和 IP 高度兼容，我們相信這將是朝著實現比其他任何地方都更快的短 TAT 生產目標邁出的一步。”Rapidus 首席執行官 Atsuyoshi Koike 博士說。
Rapidus與 Cadence 的合作，將支持Rapidus采用背面供電網絡 （BSPDN） 技術的 2nm 全環繞柵極 （GAA） 工藝，為客戶提供設計解決方案和 IP 組合。
Rapidus 和 Cadence 正在努力開發一個 AI 驅動的數字和模擬/混合信號參考設計流程，其中包括 Cadence 設計解決方案。客戶將能夠使用 Cadence 廣泛的接口和存儲器 IP 組件產品組合，包括 HBM4、224G SerDes、PCI Express 7.0 等，同時還可以利用支持 DMCO 概念的 2nm GAA 和 BSPDN 設計和制造解決方案。
“我們與 Cadence 在 2nm BSPDN 技術方面的合作使我們處于行業前沿，標志著半導體在性能和效率創新方面的重大飛躍。通過結合我們的專業知識，我們很高興能夠為我們的共同客戶和行業設定新的技術標準并創造變革性的解決方案。“Rapidus 首席執行官 Atsuyoshi Koike 博士說。
Synopsys 總裁兼首席執行官 Sassine Ghazi 表示：“Synopsys 作為通往世界領先代工廠的入口，繼續發揮著關鍵任務作用，我們通常是支持代工廠的第一站。我們與 Rapidus 在 Synopsys AI 驅動的 EDA 流程、IP 和專家方法服務方面的廣泛合作將促進先進的 DMCO 解決方案，使設計人員能夠為 Rapidus 的 2nm GAA 工藝實現最佳結果質量和高制造良率。”
