近日，全球第二大晶圓代工廠格芯（GlobalFoundries）宣布，采用12nm FinFET工藝，成功流片了基于ARM架構(gòu)的高性能3D封裝芯片。這意味著格芯亦投身于3D封裝領(lǐng)域，將與英特爾、臺積電等公司一道競爭異構(gòu)計(jì)算時代的技術(shù)主動權(quán)。
格芯轉(zhuǎn)戰(zhàn)3D封裝領(lǐng)域
格芯新開發(fā)出基于ARM架構(gòu)的3D封裝芯片，是采用格芯的12納米FinFET制程所制造，采用3D的ARM網(wǎng)狀互連技術(shù)，允許資料更直接的傳輸?shù)狡渌麅?nèi)核，極大化的降低延遲性。而這樣的架構(gòu)，這可以降低資料中心、邊緣運(yùn)算以及高端消費(fèi)者應(yīng)用程式的延遲，并且提升數(shù)據(jù)的傳輸速度。（AI芯天下）
格芯新開發(fā)出基于ARM架構(gòu)的3D封裝芯片，可以進(jìn)一步在每平方公厘上達(dá)成多達(dá)100萬個3D的連接，使其具有高度可擴(kuò)展性，并有望延展12納米制成的壽命。另外，3D封裝解決方案（F2F）不僅為設(shè)計(jì)人員提供了異構(gòu)邏輯和邏輯／存儲器整合的途徑，而且可以使用最佳生產(chǎn)節(jié)點(diǎn)制造，以達(dá)成更低的延遲、更高的頻寬，更小芯片尺寸的目標(biāo)。
格芯表示，因?yàn)楫?dāng)前的12納米制程成熟穩(wěn)定，因此目前在3D空間上開發(fā)芯片更加容易，而不必?fù)?dān)心新一代7納米制程所可能帶來的問題。然而，臺積電、三星和英特爾能夠在比格芯小得多的節(jié)點(diǎn)上開發(fā)3D芯片，而且也已經(jīng)相關(guān)的報(bào)告。而何時推出，就只是時間上的問題。屆時，格芯是否能以較低廉的價格優(yōu)勢，進(jìn)一步與其他晶圓生產(chǎn)廠商競爭，就有待后續(xù)的觀察。
3D封裝火熱 臺積電和英特爾各領(lǐng)風(fēng)騷
同為半導(dǎo)體巨頭的臺積電、英特爾在3D封裝上投入更早，投入的精力也更大。
①推進(jìn)摩爾定律臺積電力推SoIC 3D封裝技術(shù)
臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術(shù)，是在2018年4月的美國加州圣塔克拉拉（Santa Clara）第二十四屆年度技術(shù)研討會上。
根據(jù)臺積電在第二十四屆年度技術(shù)研討會中的說明，SoIC是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種晶圓對晶圓（Wafer－on－wafer）的鍵合（Bonding）技術(shù)，這是一種3D IC制程技術(shù)，可以讓臺積電具備直接為客戶生產(chǎn)3D IC的能力。
讓外界大感驚艷的是，SoIC技術(shù)是采用硅穿孔（TSV）技術(shù)，可以達(dá)到無凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起，而且當(dāng)中最關(guān)鍵、最神秘之處，就在于接合的材料，號稱是價值高達(dá)十億美元的機(jī)密材料，因此能直接透過微小的孔隙溝通多層的芯片，達(dá)成在相同的體積增加多倍以上的性能，簡言之，可以持續(xù)維持摩爾定律的優(yōu)勢。
②英特爾「Foveros」3D封裝技術(shù)打造首款異質(zhì)處理器
去年年底，英特爾在其“架構(gòu)日”上首次推出全球第一款3D封裝技術(shù)Foveros，在此后不久召開的CES2019大展上展出了采用Foveros技術(shù)封裝而成的Lakefield芯片。根據(jù)英特爾的介紹，該項(xiàng)技術(shù)的最大特點(diǎn)是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片，實(shí)現(xiàn)了真正意義上的3D堆疊。
而在日前召開的SEMICON West大會上，英特爾再次推出了一項(xiàng)新的封裝技術(shù)Co－EMIB。這是一個將EMIB和Foveros技術(shù)相結(jié)合的創(chuàng)新應(yīng)用。它能夠讓兩個或多個Foveros元件互連，并且基本達(dá)到單芯片的性能水準(zhǔn)。設(shè)計(jì)人員也能夠利用Co－EMIB技術(shù)實(shí)現(xiàn)高帶寬和低功耗的連接模擬器、內(nèi)存和其他模塊。
對此可以分析出，半導(dǎo)體廠商希望基于封裝技術(shù)（而非前道制造工藝），將不同類型的芯片和小芯片集成在一起，從而接近甚至是達(dá)到系統(tǒng)級單芯片的性能。這在異構(gòu)計(jì)算時代，面對多種不同類型的芯片集成需求，是一種非常有效的解決方案。
封裝子系統(tǒng)的“IP”化趨勢
產(chǎn)品功能、成本與上市時間是半導(dǎo)體公司關(guān)注的最主要因素。隨著需求的不斷增加，如果非要把所有電路都集成在一顆芯片之上，必然導(dǎo)致芯片的面積過大，同時增加設(shè)計(jì)成本，擴(kuò)大工藝復(fù)雜度，延長產(chǎn)品周期，無論是在制造工藝還是制造成本上都會越來越高。這也是異構(gòu)計(jì)算時代，人們面臨的主要挑戰(zhàn)。
從技術(shù)趨勢來看，目前主流半導(dǎo)體公司已經(jīng)開始依托先進(jìn)封裝技術(shù)，對復(fù)雜的系統(tǒng)級芯片加以實(shí)現(xiàn)。更有甚者人們開始探索采用多芯片異構(gòu)集成的方式把一顆復(fù)雜的芯片分解成若干個子系統(tǒng)，其中一些子系統(tǒng)可以形成標(biāo)準(zhǔn)化，然后就像IP核一樣把它們封裝在一起。這或許成為未來芯片制造當(dāng)中的一個發(fā)展方向。
當(dāng)然，這種方式目前并非沒有障礙。首先是散熱問題。芯片的堆疊會讓散熱問題變得更加棘手，設(shè)計(jì)人員需要更加精心地考慮系統(tǒng)的結(jié)構(gòu)，以適應(yīng)、調(diào)整各個熱點(diǎn)。更進(jìn)一步，這將影響到整個系統(tǒng)的架構(gòu)設(shè)計(jì)，不僅涉及以物理架構(gòu)，也有可能會影響到芯片的設(shè)計(jì)架構(gòu)。此外，測試也是一個挑戰(zhàn)。可以想像在一個封裝好的芯片組中，即使每一顆小芯片都能正常工作，也很難保證集成在一起的系統(tǒng)級芯片保持正常。對其進(jìn)行正確測試需要花費(fèi)更大功夫，這需要從最初EDA工具，到仿真、制造以及封裝各個環(huán)節(jié)的協(xié)同努力。
結(jié)尾：
設(shè)計(jì)、制造、封裝測試是半導(dǎo)體產(chǎn)業(yè)鏈上最主要的三大環(huán)節(jié)。觀察格芯、英特爾、臺積電等半導(dǎo)體大廠在封裝上的動向，可以窺知半導(dǎo)體技術(shù)的發(fā)展趨勢。
預(yù)計(jì)中國將持續(xù)以半導(dǎo)體扶植政策、內(nèi)外部人力資源的積累、由科創(chuàng)板來實(shí)現(xiàn)資本市場和科技創(chuàng)新更加深度的融合，來加速推動自身半導(dǎo)體發(fā)展，期望在未來新興科技所帶動的新產(chǎn)品、新分工模式基礎(chǔ)上，使中國半導(dǎo)體進(jìn)入技術(shù)能力提升、創(chuàng)新活力增加、產(chǎn)品多元化的結(jié)構(gòu)改革階段。
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