SpringSoft今天宣布Verdi™自動化偵錯系統開始完全支持Universal Verification Methodology (簡稱UVM)。Verdi軟件在既有的HDL偵錯平臺上新增全新的UVM源代碼與交易級(Transaction Level)信息紀錄功能，讓工程師們能將復雜的SystemVerilog testbench結構具體化，以便輕松地進行先進系統芯片(SoC)測試的偵錯工作。

    UVM即將成為業界標準，可確保整合來自不同來源或運用不同方法開發的testbench程序代碼(也稱為驗證IP)能夠重復利用并具備相互操作性。Verdi在整合的testbench與設計偵錯環境中加入新功能支持UVM相關偵錯工作，實現更高效率的交易級數據記錄與檢視功能，遠勝過目前UVM基礎架構所能提供的偵錯信息。由于能夠在交易級中具體看到testbench與正在測試的設計之間更豐富的數據，Verdi用戶能夠更完整地觀察整個驗證環境，這在復雜的回歸測試階段(Regression Test)尤其重要。

    SpringSoft產品營銷處長李新基表示：「SystemVerilog具備獨特的優勢可克服驗證復雜性，而UVM提供實現更佳驗證相互操作性的基礎架構。我們的UVM支持結合了Verdi現有廣受業界采用的功能與更佳的UVM交易級記錄功能，萃取更多偵錯所需的關鍵數據。讓工程師以更自然的方式、更深入了解和分析testbench活動，進而判斷testbench或設計中是否發生了問題。」

更佳的UVM配置

    SpringSoft在業界標準SystemVerilog鏈接庫支持之上完整支持UVM源代碼。此外，SpringSoft在Verdi系統中提供了定制SystemVerilog文件，可清楚地記錄所有UVM組件之間的完整交易級數據到Verdi 的FSDB ( Fast Signal Database)。交易級數據可運用于既有的Verdi波形工具中，或全新推出的序列圖表(Sequence Diagram)中。這種自動化機制免除了手工記錄的麻煩，不必也不必改寫testbench將交易輸出為文字信息。

    嶄新的UVM testbench偵錯功能運用Verdi環境的多功能交易級偵錯環境，讓工程師能夠在仿真后快速地進行testbench與設計的偵錯工作。主要功能包括電子表格式的表格檢視可以進行信息的排序與過濾，方便易用的類別瀏覽器(Class Browser)可以瀏覽Testbench結構，還有自動化來源碼追蹤功能可以找出testbench問題的源頭。隨著UVM的使用不斷地演進并獲得廣大業界的采用，SpringSoft將計劃在Verdi加入更先進的動態數據記錄功能，并建立更多偵錯自動化功能。

關于Verdi系統

    Verdi自動化偵錯系統是SpringSoft調試程序系列的先進旗艦產品，透過將理解復雜的IC與SoC設計運作的過程自動化，而使偵錯時間縮短一半，在不熟悉的設計組件或第三方智能財產方面尤其實用。這套全功能的系統運用專屬分析引擎，使長時間特性追蹤的工作自動化，提供威力強大的設計視野，并且有助于分析因果關系，更運用專利技術來揭露功能運作，以及設計、斷言和系統testbench之間的互動。

關于SpringSoft

    SpringSoft為提供全球專業自動化技術之領導廠商，所提供產品能加速工程師對于復雜的數字、邏輯、混合信號集成電路(ICs)、特殊應用集成電路(ASICs)、微處理器、及系統單芯片(SoCs) 之設計、驗證及偵錯。其獲獎無數的產品包括有Novas驗證強化和Laker 客制化IC 設計解決方案，已有超過400個整合組件制造(IDM)、無晶圓廠半導體公司、晶圓代工廠、及電子系統代工(OEMs) 領導廠商使用。總部設在臺灣新竹及美國加州圣荷西，SpringSoft為亞洲最大且第一家掛牌上市之電子設計自動化廠商，并且以客戶服務在業界著稱，其400多位員工分布于世界各地數個研發及技術服務據點。更多信息，請洽SpringSoft網站：http://www.springsoft.com