高速數字設計人員面臨的一個挑戰就是處理其電路板上的過沖、下沖、錯配阻抗振鈴、抖動分布和串擾問題。這些問題都可歸入信號完整性" title="信號完整性">信號完整性范疇。許多高速設計" title="高速設計">高速設計人員都使用輸入/輸出緩沖信息規范 (IBIS) 建模語言來預見并解決信號完整性問題。該建模語言自 20 世紀 90 年代以來便得到廣泛的運用，并已發展成為一種正式的標準：EIA-ANSI 656-B。IBIS 論壇2008 年 8 月發布的第 5 版標準仍然盛行。IBIS 使用電流-電壓 (I-V) 和電壓-時間 (V-t) 數據表來描述某個器件的 I/O" title="I/O">I/O 引腳特性。廠商們通過仿真或測量其器件 I/O 單元生成這些表。

　　對于那些現在高達 20 Gbits/秒時鐘頻率的高速設計來說，我能夠理解對于這類系統仿真工具的需求。IBIS 使得 SPICE 仿真選項顯得不那么重要，因為仿真時間大大縮短，并且擁有同樣的準確度。我所說的 IBIS 仿真時間更短，是相對于一個大型 PCB 系統需要數天或數周時間來完成一次晶體管級 SPICE 仿真而言的，其執行一次 IBIS 仿真只需數分鐘或幾小時的時間。通過一次 IBIS 仿真，您可以生成許多傳輸線響應和眼圖" title="眼圖">眼圖。

　　IBIS 格式已經表明了其在高速應用行業中的價值。然而，它讓我真正感到吃驚的地方是廣大客戶現在正要求提供對更低頻率器件(例如：低于 40 MHz 的時鐘器件)的 IBIS 支持。最初，我以為組件工程師們一直試圖標準化其校驗表?，F在，我并不那么確定了。即使在更低頻率下，我們也面臨許多信號完整性問題，這是因為數字信號邊緣速率。這些快速邊緣速率負責振鈴的時鐘信號" title="時鐘信號">時鐘信號，從而引起一條命令甚至 ADC 突發 2 增益的錯譯。IC 廠商擁有非常成熟的 SPICE 仿真宏模型，可用于精密器件，但是他們正緊跟我們的 IBIS 數字 I/O 模型庫。圖 1 描述了一個 IBIS 模型仿真非常有效的例子。

　　圖1:ADC處理器時鐘信號(CH3)和處理器上ADC的數據信號(CH12)。

　　圖1中，設計人員并未注意線路阻抗。該圖顯示了系統中 ADC 的測得結果。ADC和處理器均位于其各自的板上，設計人員只是簡單地通過一條 1 米長的 CAT-5 雙絞線將兩塊板連接到一起。在圖 1 中，處理器的時鐘信號頻率 (CH3) 為 2.25 MHz。該 ADC 使用這一信號來將數據傳輸同步回處理器 (CH2)。

　　最初，設計人員認為這兩個器件之間的慢時鐘速度不會引起端接問題。然而，時鐘和數據信號端接方法會形成許多超出規定高電平和低電平閾值(過沖和下沖)的信號，存在錯誤邊緣(振鈴)的信號并降低操作余量(弱化眼圖)的信號。

　　IBIS 仿真來幫忙!在您將電路實現為硬件以前可節省時間并降低成本。在進行原型設計以前，您對某種設計進行仿真時，廠商提供的 IBIS 模型以及您電路板的模型都是您工具箱中有用的東西。信號完整性問題對您的高速系統和低速系統都會產生影響。利用早期階段的仿真電路分析，您可以給您的系統施加許多不同的條件，以防止并檢測常見信號完整性問題。