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基于SiP封裝的DDR3時(shí)序仿真分析與優(yōu)化

2021年電子技術(shù)應(yīng)用第10期

王夢雅，曾燕萍，張景輝，周倩蓉

中國電子科技集團(tuán)公司第五十八研究所，江蘇無錫214035

摘要： 針對(duì)DDR3系統(tǒng)設(shè)計(jì)對(duì)時(shí)序要求的特殊性，對(duì)某一SiP(System in Package)中DDR3封裝和基板設(shè)計(jì)進(jìn)行時(shí)序仿真和優(yōu)化，通過仿真指導(dǎo)設(shè)計(jì)，提高SiP產(chǎn)品DDR3的設(shè)計(jì)成功率，減少設(shè)計(jì)周期。通過ANSYS SIwave軟件提取信號(hào)S參數(shù)，再經(jīng)過Cadence SystemSI軟件搭建拓?fù)溥M(jìn)行時(shí)序仿真分析，利用信號(hào)完整性相關(guān)理論，討論信號(hào)時(shí)序與波形的關(guān)系，結(jié)合版圖分析，給出實(shí)際的優(yōu)化方案，并經(jīng)過仿真迭代驗(yàn)證，最終使所設(shè)計(jì)的DDR3滿足JEDEC協(xié)議中的時(shí)序要求。

關(guān)鍵詞： DDR3 系統(tǒng)級(jí)封裝SiP 時(shí)序仿真高密度互連信號(hào)完整性

中圖分類號(hào)： TN405.97
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王夢雅，曾燕萍，張景輝，等. 基于SiP封裝的DDR3時(shí)序仿真分析與優(yōu)化[J].電子技術(shù)應(yīng)用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.

Timing simulation analysis and optimization of DDR3 based on SiP package

Wang Mengya，Zeng Yanping，Zhang Jinghui，Zhou Qianrong

China Electronic Technology Group Corporation No.58 Research Institute，Wuxi 214035，China

Abstract： Aiming at the timing requirements of DDR3 system, timing simulation and optimization were carried out for DDR3 package and substrate design in a SiP(System in Package). Through simulation guidance design, the design success rate of DDR3 in SiP product was improved and the design cycle was reduced. The signal scattering parameters were extracted by ANSYS SIwave software, and then the topology construction and timing simulation analysis was carried out through Cadence SystemSI software. The relationship between signal timing and waveform was discussed based on the theory of signal integrity. The actual optimization scheme was given by combining with layout analysis. Finally, the designed DDR3 system could meet the timing requirements of JEDEC protocol through simulation iteration verification.

Key words : DDR3；SiP(system in package)；timing simulation；high density interconnection；signal integrity

0 引言

系統(tǒng)級(jí)封裝(System in Package，SiP)是利用先進(jìn)封裝技術(shù)將不同功能的芯片集成在一個(gè)微系統(tǒng)內(nèi)，具備小型化、低功耗和高性能等優(yōu)勢，已成為半導(dǎo)體行業(yè)關(guān)注的重要焦點(diǎn)之一^[1-4]。SiP中經(jīng)常集成高頻率高帶寬的DDR3系統(tǒng)來實(shí)現(xiàn)存儲(chǔ)功能，但是與傳統(tǒng)PCB不同，基于SiP封裝的高密度互聯(lián)DDR3的復(fù)雜性設(shè)計(jì)帶來的信號(hào)完整性問題日益嚴(yán)重^[5-8]。除了單純從信號(hào)的眼圖和波形來判斷信號(hào)質(zhì)量外，DDR3的設(shè)計(jì)還面臨著嚴(yán)格的時(shí)序要求，即使信號(hào)波形達(dá)到JEDEC協(xié)議中規(guī)定的判決標(biāo)準(zhǔn)，數(shù)據(jù)與選通信號(hào)、地址與時(shí)鐘信號(hào)等之間的時(shí)延也不一定符合協(xié)議規(guī)范，DDR3的接口時(shí)序分析成為DDR3設(shè)計(jì)的重中之重^[9-10]。

基于SiP封裝的DDR3設(shè)計(jì)一旦出現(xiàn)問題，再重新投產(chǎn)會(huì)造成時(shí)間和成本的浪費(fèi)，為了解決這一問題，引入了仿真的概念。根據(jù)產(chǎn)品不同設(shè)計(jì)階段分為前仿真和后仿真，分別針對(duì)產(chǎn)品布線前和布線后^[11-12]。本文主要針對(duì)后仿階段，從一例實(shí)際SiP項(xiàng)目中的DDR3封裝和基板設(shè)計(jì)著手，進(jìn)行數(shù)據(jù)與選通、地址與時(shí)鐘之間的時(shí)序仿真，通過仿真結(jié)果分析其信號(hào)薄弱點(diǎn)，結(jié)合該項(xiàng)目各方面情況提出優(yōu)化方案，經(jīng)過仿真迭代，使信號(hào)符合JEDEC協(xié)議規(guī)范，為SiP 的DDR3時(shí)序仿真和優(yōu)化提供很好的借鑒和指導(dǎo)作用。

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作者信息：

王夢雅，曾燕萍，張景輝，周倩蓉

(中國電子科技集團(tuán)公司第五十八研究所，江蘇無錫214035)

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