文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王夢雅，曾燕萍，張景輝，等. 基于SiP封裝的DDR3時序仿真分析與優(yōu)化[J].電子技術(shù)應(yīng)用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.
0 引言
系統(tǒng)級封裝(System in Package，SiP)是利用先進(jìn)封裝技術(shù)將不同功能的芯片集成在一個微系統(tǒng)內(nèi)，具備小型化、低功耗和高性能等優(yōu)勢，已成為半導(dǎo)體行業(yè)關(guān)注的重要焦點之一[1-4]。SiP中經(jīng)常集成高頻率高帶寬的DDR3系統(tǒng)來實現(xiàn)存儲功能，但是與傳統(tǒng)PCB不同，基于SiP封裝的高密度互聯(lián)DDR3的復(fù)雜性設(shè)計帶來的信號完整性問題日益嚴(yán)重[5-8]。除了單純從信號的眼圖和波形來判斷信號質(zhì)量外，DDR3的設(shè)計還面臨著嚴(yán)格的時序要求，即使信號波形達(dá)到JEDEC協(xié)議中規(guī)定的判決標(biāo)準(zhǔn)，數(shù)據(jù)與選通信號、地址與時鐘信號等之間的時延也不一定符合協(xié)議規(guī)范，DDR3的接口時序分析成為DDR3設(shè)計的重中之重[9-10]。
基于SiP封裝的DDR3設(shè)計一旦出現(xiàn)問題，再重新投產(chǎn)會造成時間和成本的浪費，為了解決這一問題，引入了仿真的概念。根據(jù)產(chǎn)品不同設(shè)計階段分為前仿真和后仿真，分別針對產(chǎn)品布線前和布線后[11-12]。本文主要針對后仿階段，從一例實際SiP項目中的DDR3封裝和基板設(shè)計著手，進(jìn)行數(shù)據(jù)與選通、地址與時鐘之間的時序仿真，通過仿真結(jié)果分析其信號薄弱點，結(jié)合該項目各方面情況提出優(yōu)化方案，經(jīng)過仿真迭代，使信號符合JEDEC協(xié)議規(guī)范，為SiP 的DDR3時序仿真和優(yōu)化提供很好的借鑒和指導(dǎo)作用。
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作者信息：
王夢雅，曾燕萍，張景輝，周倩蓉
(中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫214035)
