| 基于SiP封裝的DDR3時(shí)序仿真分析與優(yōu)化 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：1013 K | |
| 標(biāo)簽： DDR3 系統(tǒng)級(jí)封裝(SiP) 時(shí)序仿真 | |
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| 文檔介紹：針對(duì)DDR3系統(tǒng)設(shè)計(jì)對(duì)時(shí)序要求的特殊性，對(duì)某一SiP(System in Package)中DDR3封裝和基板設(shè)計(jì)進(jìn)行時(shí)序仿真和優(yōu)化，通過仿真指導(dǎo)設(shè)計(jì)，提高SiP產(chǎn)品DDR3的設(shè)計(jì)成功率，減少設(shè)計(jì)周期。通過ANSYS SIwave軟件提取信號(hào)S參數(shù)，再經(jīng)過Cadence SystemSI軟件搭建拓?fù)溥M(jìn)行時(shí)序仿真分析，利用信號(hào)完整性相關(guān)理論，討論信號(hào)時(shí)序與波形的關(guān)系，結(jié)合版圖分析，給出實(shí)際的優(yōu)化方案，并經(jīng)過仿真迭代驗(yàn)證，最終使所設(shè)計(jì)的DDR3滿足JEDEC協(xié)議中的時(shí)序要求。 | |
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