O 引言
加法運算是算術運算中最基本的運算。減法、乘法、除法及地址計算這些基于加法的運算已廣泛地應用于超大規模集成電路(VLSI)中。全加器是組成二進制加法器的基本組成單元，所以提高全加器的性能是提高運算器性能的最重要途徑之一。
對于全加器結構的研究，國內外有許多相關報道，大多數研究致力于提高全加器的速度和降低其功耗。設計全加器的方法有很多種，最簡單的方法是用組合門實現所需的邏輯函數，另外一種常用的方法是采用傳輸門實現。由于傳輸門具有很強的邏輯功能，且輸入電容小，因而用傳輸門實現的全加器速度快，且結構簡單。采用傳輸門實現的全加器比組合門實現的全加器電路要簡單。但這種電路以CMOS傳輸門為基本單元，而不是在管子級進行設計，因而，這種全加器電路存在冗余，需進一步簡化。
結合上面的討論，提出一種結構更加簡單，性能更好的加法器單元電路，它僅由輸入電容和CMOS反向器組成，而且通過電路簡化設計，克服了功耗問題。
本文首先提出多數決定邏輯門的概念和電路設計，然后提出了一種基于多數決定邏輯門的全加器電路設計。該全加器三個主要特征是較少的管子、工作于極低電源電壓以及短路電流的消除。模擬結果表明，這種新的結構能夠很好地完成全加器的邏輯功能。
1 多數決定邏輯非
1．1 多數決定邏輯非的提出
多數決定邏輯(Majority Logic)定義為：若邏輯1的個數大于邏輯0的個數，則輸出為邏輯1；若邏輯O的個數大于邏輯1的個數，則輸出為邏輯O。表1中CO即為A，B，CI的多數決定邏輯，邏輯式表示為CO=M(A，B，CI)。多數決定邏輯非(Majority-not Logic)則為多數決定邏輯非函數，表1中
即為A，B，CI的多數決定邏輯非函數，邏輯式表示為F=F(A，B，CI)。
1．2 多數決定邏輯非門的電路設計
圖1即為三輸入端的多數決定邏輯非門電路。其中，C1=C2=C3，它由輸入電容和一個靜態CMOS反向器構成。只需增加輸入電容的個數，即可增加輸入端的個數。電容網絡的作用是分離電壓。當輸入端中O的個數多于l的個數，電容網絡的輸出為0，經反向器之后輸出為高電平1(VDD)；當輸入端中1的個數多于0的個數，電容網絡的輸出為1，經反相器之后輸出為低電平O(0 V)。輸入電容的電容值大約為O．05 fF，它對電路沒有影響。
輸入電容可選擇用金屬氧化物半導體(MOS)電容。與其他電容相比，MOS電容具有占用芯片面積小，電容值大，更容易匹配等優點。一個MOS電容所占用芯片的面積與一個普通晶體管相當。通常，對于相同的面積，PMOS電容值大于NMOS電容值。所以可選用PMOS電容來實現多數決定邏輯非門的輸入電容。
普通CMOS門電路的功耗主要由動態功耗Pswich、短路功耗Pshort、靜態漏電流功耗Pleak三部分組成，見式(1)。如果滿足式(2)，則兩個管子不能同時導通，除去Pshort，功耗將顯著減小。
式中：fcp表示系統時鐘脈沖；Vim為節點i的電壓變化范圍(理想情況下為VDD)；CiL為節點i的等效負載電容；ai為節點i的活動因子；Iisc和IL分別為短路電流和漏電流；P為總功耗。
式中：VthP和VthN分別是PMOS管和CMOS管的開啟電壓。開啟電壓指的是絕緣柵場效應管(MOSFET)溝道形成時的電壓。
圖1中因為電路僅用了兩個管子，所以電源電壓可減小，相對于電源電壓，Pswich將以二次方的速度衰減。只需滿足式(2)，除去Pshort。所以其功耗大大小于傳統的CMOS門電路。
雖然減小電源電壓可以減小功耗，但是會影響電路的輸出波形。式(3)、式(4)給出電源電壓的減小和開啟電壓的增大對管子高低電平轉換延遲時間的影響。
2 全加器的設計
2．1 全加器的邏輯設計
根據全加器的定義，其真值表如表1所示。其中，A和B為加數和被加數，CI為來自低位的進位；S為和輸出，CO為進位輸出。根據前面的分析，全加器的進位輸出CO可表示為輸入A，B，CI的多數決定邏輯，而和輸出S則為A，B，CI，
,
五變量的多數決定邏輯，或表示為
，CO1，CO2(其中CO=CO1，=CO2)的多數決定邏輯非。可用邏輯式表示出來：
2．2 全加器的電路設計
根據邏輯式(5)、式(6)，設計電路如圖2所示。該設計中，僅用了兩個多數決定邏輯非門。只需6個MOSFET即可實現優化的CMOS全加器，用PSpice進行了晶體管級模擬。結果顯示，這種新的全加器能正確完成加法器的邏輯功能。圖2中，C1=C2=C3=0．05 fF，2C4=C5=C6=C7=2．88 fF。
3 結語
提出一種低功耗的僅用輸入電容和CMOS反向器實現的一位全加器電路設計。該電路僅用了6個管子，從而達到降低功耗的目的。較少的管子、工作于極低電源電壓以及短路電流的消除是該全加器3個主要特征。