在聲雷達系統中，發射機定向發出不同頻率的聲信號，隨后接收不同距離上的回波信號，利用回波中頻率的偏離可以測定風速、風向隨高度的變化。系統的多通道采樣數據量接近500k×32b/s，一幀時間（約2.7s）內要求處理1100兆條指令，其大數據量和要求實時處理的特性對信號采集處理系統的設計提出了很高的要求，本文介紹的基于美國模擬器件公司的DSP ADSP-TS201S和ADC AD7864的信號采集系統能夠滿足這些要求。

　　系統的設計

　　1 系統功能模塊劃分

　　聲雷達信號采集系統主要由信號采集、信號處理、電源和時鐘四部分組成，如圖1所示。信號采集模塊由CPLD和4片ADC組成，負責完成A/D轉換；轉換后的數據送至信號處理模塊，DSP ADSP-TS201S負責數據的接收和處理，兩片512k×32b的SRAM完成了多幀數據的存儲任務；一片雙口RAM為ADSP-TS201S和其他處理器板交換信息提供了方便的接口，Flash用于存儲用戶的應用程序。電源模塊為其他模塊提供正常工作所需的電壓。在時鐘模塊中，由晶振產生的27MHz時鐘通過倍頻芯片得到54MHz時鐘后進入CPLD，它一方

面作為ADSP-TS201S的系統時鐘SCLK，另一方面在CPLD內12分頻之后作為AD7864的工作時鐘信號AD_CLK。

　　本系統之所以采用ADSP-TS201S芯片源于其強大的處理能力，可以對大量的回波數據作實時處理。它在600MHz的內核時鐘下可以達到每秒48億次乘累加（MAC）運算和每秒36億次浮點運算（FLOP），具有比同類處理器高出50%～100%的處理能力。它內部集成了24Mb的存儲器，這種片內大存儲量與高達33.6Gb/s的內部帶寬相結合，是提高性能的關鍵。其外部64位數據總線和32位地址總線時鐘最高可達125MHz。

　　
                                     圖1 信號采集系統電路圖

　　聲雷達系統中需要多通道同時采樣，AD7864芯片的高速多通道和同時采樣特性滿足了系統的要求，簡化了硬件設計，它的轉換精度為12位，吞吐量最高可達520KSPS，單通道轉換時間最快可達1.65μs，采樣/保持時間為0.35μs。此外，其單電源和低功耗特性（最低可達20μW）也滿足了系統的要求。

　　系統工作時，首先是由后端處理器板向ADSP-TS201S發出中斷信號，通知TS201從雙口RAM中讀取命令字。根據命令字，TS201通過CPLD控制前端的ADC進行數據采集并利用DMA方式讀取數據，處理好的數據存儲于雙口RAM中，TS201也通過中斷方式來通知后端處理器板來讀取數據并顯示。

　　2 硬件電路設計

　　在時鐘電路的設計中，晶振和倍頻芯片的電源與本板電源之間要用電感或磁珠來隔離，防止它們對系統電源產生耦合干擾。為了抑制由電壓波動引起的電流涌動和低頻干擾，兩者的電源引腳處要加上一個10μF的鉭電容，0.1μF的用于抑制高頻干擾的小電容也是必不可少的，而且要貼近管腳放置。此外，還應注意不要在時鐘芯片底下走線，防止相互耦合干擾。倍頻芯片輸出端可以加一個33Ω的匹配電阻，以減少輸出電流，提高時鐘波形質量。為了減少EMI輻射和時鐘抖動，要盡量減少過孔的使用。

　　
                                         （a）環形結構

      （b）星形結構

　　高頻下總線的設計也是需要注意的，尤其是在系統中總線負載較重的情況下，不適當的設計會限制總線只能在低頻下工作，甚至無法讀取數據。由于環形結構上任一負載的變化都會影響到其他負載的工作，本設計中采用了星形總線結構，如圖2所示。在布線過程中考慮到DSP總線的驅動能力，嚴格的將每根信號線的長度控制在6英寸左右。實踐證明，采取的以上措施是必要而且正確的。

　　ADSP-TS201S和AD7864對電源的要求都非常高，例如，S201要求500MHz核時鐘時，它的4個電源VDD、VDD_A、VDD_IO和VDD_DRAM的精度為±5%，因此，系統中采用了輸出電壓精度可達±1%的TPS54350作為電源芯片。

　　ADSP-TS201S的功耗可通過如下計算得到。以500MHz為例，VDD域消耗的電流可達2.67A，由式(1)可得，加上VDD_A的電流，內核最大功耗為 2.99W。

　　
由式(2)可得，VDD_IO域上的最大功耗為580mW。

　　由式(3)可得，內部RAM的最大功耗為600mW。

基于以上數據，由式(4)可得，ADSP-TS201S在500MHz下的總功耗為4.17W。

　　（4）

　　ADSP-TS201S的功耗還是比較大的，因此在設計時要為散熱片或風扇留出空間。電源部分的高頻噪聲會影響ADSP-TS201S的工作速度，尤其是電壓低于1.5V的部分,所以在TS201的電源輸入引腳附近要用低ESR的陶瓷貼片電容濾波，此外VREF和SCLK_VREF引腳也需要注意濾波。

　　由于系統是包括ADC的數模混合電路，設計中應注意以下問題。在AD7864和CPLD附近大面積的覆銅可以屏蔽外部對模擬信號的干擾，同時AD7864的電源引腳、參考電壓輸入引腳、VDRIVE引腳與模擬地之間要加0.1μF的貼片電容去耦；數字信號走線和模擬信號走線要分開布放；整板的數字地和模擬地要分開且保證單點相連，相連點選擇在了模數信號匯集的地方；為AD7864供電的5V電源需要遠離AD7864。

　　在調試過程中發現，如果不為ADSP-TS201S的JTAG口加驅動芯片，切入硬件仿真環境時Visual DSP會出錯，所以建議即使是單片ADSP-TS201系統也要加一片驅動芯片，如TI公司的74ACT11244。

　　為了提高系統的靈活性，建議為ADSP-TS201S的SCLKRAT0～2(用于選擇倍頻系數)和DS0～2(用于選擇總線驅動能力)引腳分別提供上拉和下拉兩種選擇，根據調試中的實際情況靈活配置。

　　3 軟件實現

　　數據采集系統的軟件設計部分包括CPLD的軟件設計和DSP內部的程序代碼。
AD7864的一些輸入引腳需要進行配置，完成這個任務的是Altera公司的CPLD產品MAX3256A。AD7864需要進行配置的各引腳的具體狀態如表1所示。

　　AD7864數據輸出控制采取分時輸出的方式。4片AD7864分為兩組：1、2片一組，3、4片一組。采樣信號來自于TS201的定時/計數器，每次定時器計數滿時TMROE引腳上會產生4個總線時鐘（SCLK，54MHz）的高電平，在CPLD里面把這個信號反向之后作為AD7864的CONVST信號。通過延時3、4片的CONVST信號可以控制兩組AD7864分時工作，延時電路及仿真波形如圖3所示。通過調節兩個比較器的數值，可以產生符合系統需要的波形。

　　
                                圖3 CONVST延時電路及仿真波形

　　
        在數據傳輸上，1、3片的數據占據低位數據線，2、4片的數據占據高位數據線，分時輸出防止了總線沖突的出現。由于AD7864-1是補碼輸出，因此DSP把數據讀回后還需作數據提取和符號擴展處理。數據提取主要是把高低位的數據分開，符號擴展是根據采集回來的數據的第12位來判斷數據的正負作不同的高位擴展，具體程序如下。

j0 = datum_out0;;
xr0 = [j0+=0];;//讀取AD轉換的數據
xr1 = 0xfff;;
xr2 = r0 and r1;;//提取AD轉換的數據的第12位
xr3 = 0x800;;
xr4 = r2 and

r3;;//判斷符號位是否為1
if AEQ, jump data(np);;//如果符號位不為1，跳轉
xr5 = 0xfffff000;;//如果符號位為1，高位擴展
xr6 = r5 or r2;;
xr2 = xr6;;//xr2里是擴展后的AD轉換數據
data:
......//數據進一步處理

　　結語

　　經過測試，系統總線在54MHz時鐘下正常工作，數據傳輸正確，在內核時鐘432MHz下，圓滿完成了數據處理及顯示的任務（實際耗時1100M/432M約為2.55s，小于一幀時間）。目前本設計已成功應用于某聲雷達信號采集系統。