2月22日消息，三星電子近日在國際固態電路會議 （ISSCC） 上引入了 LPDDR5 規范的另一項擴展，將數據傳輸速率提高到 12,700 Mb/s （12.7 Gb/s），成為了全球速度最快的 LPDDR5  DRAM。為了提高速度，三星在其 DRAM 芯片（稱為 LPDDR5-Ultra-Pro DRAM）中添加四相自校準和交流耦合收發器均衡等技術。

世界上最快的LPDDR5X

三星推出的數據傳輸速率為 12,700 Mb/s的 LPDDR5X 是一款 16 Gb DRAM芯片，行業標準電壓為 1.05V，采用該公司的第 5 代 10nm級 DRAM 制造工藝制造。考慮到三星在 2023 年宣布推出 24 Gb LPDDR5X DRAM，然后在 2024 年推出 32Gb LPDDR5X DRAM，16 Gb 的設備容量在移動設備方面可能并不太令人印象深刻。但是，對于不需要最高內存密度的應用程序，16 Gb 可能是一個相當不錯的容量。這也許就是三星的 ISSCC 論文提到 AI、AR、VR 和服務器應用程序的原因，而該公司的演示文稿提到了針對 PC 和邊緣服務器LPCAMM2模塊。

LPDDR5 規范于 2019 年推出，計劃將數據傳輸速率擴展到 6,400 Mb/s。2021 年，JEDEC 發布了該規范的擴展版本——稱為 LPDDR5X——將速度提高到 8,533 Mb/s。但這至少對一些LPDDR5X用戶來說還不夠，因此美光、三星和 SK 海力士在 2023 年進一步將 LPDDR5X 的數據傳輸速率提高到 9,600 Mb/s，然后三星緊隨其后在 2024 年達到 10,700 Mb/s（尚未發貨）。現在，三星又邁出了一步，推出了數據傳輸速率為 5 Mb/s 的 LPDDR 12,700-Ultra-Pro 內存。

要實現如此高的數據傳輸速率，需要三星實現四相自校準環路和 AC 耦合收發器均衡。這兩項功能未在 LPDDR5X 規范中定義，是供應商特定的電路級設計技術，用于滿足或超過官方 JEDEC LPDDR5X 數據速率和功率要求。

四相自校準回路

四相自校準環路是一種基于電路的解決方案，可確保四個內部時鐘相位（0°、90°、180° 和 270°）在高速存儲器接口中保持正確對齊。在 LPDDR5X DRAM 中，時鐘信號被分割和分配以創建這四個階段，這些階段以數 Gb/s 的速度驅動數據傳輸。即使這些相位之間有輕微的不匹配（稱為相位偏斜），也會影響時序裕量并降低性能。校準回路測量每對相位（例如，0° 與 180°、90° 與 270°）并自動補償任何偏移。

三星的四相自校準回路實施使用兩個校準步驟：翻轉和取消翻轉。通過翻轉饋送到被測電路的信號（例如，交換 0° 和 180°）并將結果與未翻轉的測量值進行比較，校準邏輯可以隔離并校正真正的 clock-phase 錯位。然后，應用最終的校準代碼以根據需要移動或調整每個相位，以保持芯片內部干凈、均勻分布的 clock edges 。

交流耦合收發器均衡

在高速數據傳輸速率下，信號容易沿信道衰減和碼間干擾 （ISI）。交流耦合收發器均衡解決了高速 DRAM 組件中的信號問題：在高電平上，它增強了時鐘信號，均衡了接收器，并預先加重了發射器。

三星的實現涉及三個互補模塊：時鐘緩沖器中的 AC 耦合升壓器 （ACCB）、接收端的 AC 耦合均衡器 （ACCE） 和發送端的 AC 耦合預加重 （ACCP）。每個 Alpha 都在 path 中的各個點應用額外的高頻增益，確保恢復衰減的 clock edges 并保持 timing 完整性。根據三星的說法，凈效應是每個引腳的速度超過 10,000 Mb/s 的數據傳輸和接收更加穩健。

測量

根據該公司自己的測量結果，三星的 LPDDR5-Ultra-Pro DRAM 內存芯片在 12,700 Mb/s 的最大速率下可在 1.05 伏電壓下可靠運行。根據三星進行的測量，即使在 10,700 Mb/s 的速度下，它也能保持 0.9 伏以上的穩定性。峰值速度下的讀取和寫入裕量分別為 0.71 和 0.68 個單位間隔，顯示出強大的信號完整性。這些值證實了三星校準和均衡技術的有效性。