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一種帶有DAC失配整形的高精度Sigma-Delta調(diào)制器

2021年電子技術(shù)應(yīng)用第9期

劉銘揚(yáng)1，2，3，王小松1，2，3，劉昱1，2，3

1.中國科學(xué)院微電子研究所，北京100029；2.中國科學(xué)院大學(xué)，北京100049； 3.新一代通信射頻芯片技術(shù)北京市重點(diǎn)實(shí)驗(yàn)室，北京100029

摘要： 為減小生理信號(hào)采集應(yīng)用中儀表放大器的設(shè)計(jì)難度，需在低功耗、小信號(hào)帶寬的前提下大幅度提高模數(shù)轉(zhuǎn)換單元的精度和動(dòng)態(tài)范圍以作補(bǔ)償。為此，面向生理信號(hào)采集應(yīng)用，實(shí)現(xiàn)了一種帶前饋結(jié)構(gòu)的高精度三階五比特Sigma-Delta調(diào)制器，其不需要復(fù)雜的OTA結(jié)構(gòu)和過高的過采樣率，且功耗較低，并將二階噪聲整形動(dòng)態(tài)元件匹配方案應(yīng)用于DAC中，以避免多比特量化造成的非線性諧波失真。該Sigma-Delta調(diào)制器采用SMIC 0.18 μm CMOS標(biāo)準(zhǔn)工藝，在1 MHz的采樣率，1 kHz的信號(hào)帶寬內(nèi)，峰值SNDR達(dá)到111 dB，動(dòng)態(tài)范圍達(dá)到120 dB，有效位數(shù)達(dá)到18 bit，工作電源電壓為1.8 V，整體功耗為0.87 mW。

關(guān)鍵詞： Sigma-Delta調(diào)制器多比特量化器二階動(dòng)態(tài)元件匹配逐次逼近前饋結(jié)構(gòu)

中圖分類號(hào)： TN432
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.211398
中文引用格式： 劉銘揚(yáng)，王小松，劉昱. 一種帶有DAC失配整形的高精度Sigma-Delta調(diào)制器[J].電子技術(shù)應(yīng)用，2021，47(9)：25-29，38.
英文引用格式： Liu Mingyang，Wang Xiaosong，Liu Yu. A high precision multi-bit sigma-delta modulator with mismatch-shaping DACs[J]. Application of Electronic Technique，2021，47(9)：25-29，38.

A high precision multi-bit sigma-delta modulator with mismatch-shaping DACs

Liu Mingyang1，2，3，Wang Xiaosong1，2，3，Liu Yu1，2，3

1.Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China； 2.University of Chinese Academy of Sciences，Beijing 100049，China； 3.Beijing Key Laboratory of Radio Frequency IC Technology for Next Generation Communications，Beijing 100029，China

Abstract： In order to reduce the difficulty of designing the amplifier of the instrument in the application of physiological signal acquisition, a higher-precision analog-to-digital conversion unit is required. This paper implements a high-precision sigma-delta modulator with feedforward structure, which does not require complex OTA structure and high oversampling rate, and has low power consumption, and a second-order noise shaping dynamic component matching scheme used in DAC to avoid nonlinear harmonic distortion caused by multi-bit quantization. The sigma-delta modulator adopts SMIC 0.18 μm CMOS standard technology. At a sampling frequency of 1 MHz and a signal bandwidth of 1 kHz, the peak SNDR can reach 111 dB, the operating power supply voltage is 1.8 V, and the overall power consumption is 0.87 mW.

Key words : sigma-delta modulator；multi-bit quantizer；2nd-order dynamic element matching；successive approximation；feed-forward

0 引言

由儀表放大器、抗混疊濾波器和模數(shù)轉(zhuǎn)換器組成的模擬前端(Analog Front End，AFE)是可穿戴醫(yī)療設(shè)備中信息采集系統(tǒng)的重要組成部分^[1]。實(shí)際信息采集過程中，外界環(huán)境中的非理想因素及皮膚與電極接觸帶來的可變動(dòng)阻抗使儀表放大器得到的信號(hào)幅度變動(dòng)極大，且存在很大的基線漂移^[2]。面對(duì)這樣一個(gè)頻帶窄、動(dòng)態(tài)范圍大的待處理信號(hào)，ADC模塊必須滿足高動(dòng)態(tài)范圍、低失真的特性，以降低儀表放大器和后端數(shù)字處理單元的設(shè)計(jì)難度，保證信號(hào)的采集質(zhì)量。

相較于流水線型(Pipelined)、逐次逼近型(SAR)、全并行型(Flash)等奈奎斯特采樣率型ADC^[3-4]，采用過采樣技術(shù)和噪聲整形技術(shù)的Sigma-Delta型ADC更容易滿足上述低失真、低功耗、高精度的需求^[3]。Silva等人提出一種全前饋結(jié)構(gòu)，前饋支路直接連接到量化器的輸入端^[4]，可以有效縮減積分器的輸出擺幅，降低OTA的設(shè)計(jì)難度。

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作者信息：

劉銘揚(yáng)1，2，3，王小松1，2，3，劉昱1，2，3

(1.中國科學(xué)院微電子研究所，北京100029；2.中國科學(xué)院大學(xué)，北京100049；

3.新一代通信射頻芯片技術(shù)北京市重點(diǎn)實(shí)驗(yàn)室，北京100029)

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