0 引言

    飛行時(shí)間二次離子質(zhì)譜(Time-of-Flight Secondary Ion Mass Spectrometer，TOF-SIMS)是當(dāng)今用于表面化學(xué)分析的重要技術(shù)手段^[1]，適用于地質(zhì)學(xué)、食品化學(xué)、臨床醫(yī)療和材料化學(xué)等眾多領(lǐng)域，具有分析速度快、分辨率高以及對(duì)樣品幾乎無損傷等特點(diǎn)^[2-3]。數(shù)據(jù)采集系統(tǒng)用于采集儀器輸出信號(hào)，并對(duì)離子數(shù)量進(jìn)行還原，是TOF-SIMS儀器的關(guān)鍵部件，其對(duì)離子數(shù)量的還原程度會(huì)直接影響儀器的精度等參數(shù)^[4]，是TOF-SIMS用于高精度分析的瓶頸之一。

    TOF-SIMS數(shù)據(jù)采集技術(shù)主要包括：模擬數(shù)字轉(zhuǎn)換 (Analog-to-Digital Conversion，ADC)和時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Conversion，TDC)^[5]。由于早期ADC采樣率和分辨率等核心參數(shù)指標(biāo)的限制，TOF-SIMS多數(shù)采用TDC技術(shù)來實(shí)現(xiàn)數(shù)據(jù)采集。TDC可以記錄每個(gè)離子的飛行時(shí)間，具有結(jié)構(gòu)簡單以及數(shù)據(jù)量小的優(yōu)勢，為TOF-SIMS儀器的發(fā)展起到了重要推動(dòng)作用。但TDC由于死區(qū)時(shí)間(Deadtime)的限制^[6]，當(dāng)多個(gè)離子幾乎同時(shí)到達(dá)檢測器時(shí)，只能檢測出一個(gè)離子信號(hào)，造成采集數(shù)據(jù)的缺失，影響儀器精度^[7]。隨著電子技術(shù)的發(fā)展，ADC的采樣率和分辨率得到大幅度提升，使ADC技術(shù)應(yīng)用于TOF-SIMS成為可能。與TDC相比，高速ADC不受死區(qū)時(shí)間影響并且動(dòng)態(tài)范圍廣^[8]，可有效提高儀器精度。故將ADC技術(shù)應(yīng)用于TOF-SIMS成為亟待解決的關(guān)鍵問題。

    本文采用高速ADC芯片和PCI-Express（簡稱PCIE）總線，設(shè)計(jì)了一套適用于TOF-SIMS儀器的高速數(shù)據(jù)采集系統(tǒng)。

1 總體方案設(shè)計(jì)

    TOF-SIMS儀器輸出的離子信號(hào)半峰寬為4～7 ns，若想準(zhǔn)確地還原離子數(shù)量，得到更精準(zhǔn)的采集數(shù)據(jù)，則要求ADC芯片采樣率不低于500 MS/s，分辨率高于8 bit；系統(tǒng)采集的數(shù)據(jù)需要高速傳輸?shù)絇C端，要求數(shù)據(jù)總線傳輸速度大于500 MB/s。

    根據(jù)上述指標(biāo)要求，設(shè)計(jì)了此數(shù)據(jù)采集系統(tǒng)。系統(tǒng)由寬頻帶差分調(diào)理電路、高速A/D轉(zhuǎn)換模塊、FPGA時(shí)序控制單元、DDR3 SDRAM外部存儲(chǔ)器和PCIE總線等部分構(gòu)成?？傮w設(shè)計(jì)如圖1所示。調(diào)理電路首先將離子信號(hào)進(jìn)行差分放大，調(diào)理后的信號(hào)進(jìn)入高速A/D模塊進(jìn)行數(shù)據(jù)采集轉(zhuǎn)換，F(xiàn)PGA接收到采集數(shù)據(jù)后，將數(shù)據(jù)送入DDR3 SDRAM外部存儲(chǔ)模塊中進(jìn)行數(shù)據(jù)的緩存處理，待上位機(jī)發(fā)出采集指令后，將DDR3 SDRAM中的數(shù)據(jù)讀出，通過PCIE總線將數(shù)據(jù)傳輸至上位機(jī)。

2 主要模塊設(shè)計(jì)

2.1 寬頻帶差分調(diào)理電路

    TOF-SIMS儀器輸出的離子信號(hào)為單端信號(hào)，而高速模數(shù)轉(zhuǎn)換器的輸入端為差分輸入，在采集之前，首先需要進(jìn)行信號(hào)的調(diào)理，而離子信號(hào)頻率最高可達(dá)300 MHz，要求調(diào)理電路帶寬必須高于此頻率，才能保證信號(hào)的完整性。調(diào)理電路的核心為TI公司的LMH5401全差動(dòng)放大器，電路如圖2所示。該芯片帶寬最高可達(dá)1 GHz，并可直接將單端信號(hào)轉(zhuǎn)換成差分信號(hào)，滿足設(shè)計(jì)需求。而且差動(dòng)放大器具有很好的抗干擾能力，可有效提高ADC信噪比等重要參數(shù)。

2.2 高速A/D轉(zhuǎn)換模塊

    高速A/D模塊是系統(tǒng)的核心部分，主要作用是將離子信號(hào)轉(zhuǎn)換成FPGA可接收的數(shù)字信號(hào)。系統(tǒng)使用的高速ADC為TI公司的ADC12D1600芯片。該芯片是新一代高速模數(shù)轉(zhuǎn)換器，分辨率為12位，可實(shí)現(xiàn)雙通道1.6 GS/s采樣率和單通道3.2 GS/s采樣率，采用差分輸入，LVDS電平輸出，ADC的工作模式可以通過片上SPI總線進(jìn)行編程配置。在設(shè)計(jì)時(shí)，將ADC配置為單通道交替采樣模式，即采樣率為3.2 GS/s，并在ADC輸出端使用1:2分路器將數(shù)據(jù)降速，以便于FPGA接收。ADC采樣時(shí)鐘為1.6 GHz，由TI公司的LMX2531高性能頻率合成器產(chǎn)生。高速A/D轉(zhuǎn)換模塊電路如圖3所示。其中，DI+、DI-為I通道的輸出數(shù)據(jù)，DQ+、DQ-為Q通道的輸出數(shù)據(jù)，當(dāng)選擇1:2分路器降速時(shí)，輸出數(shù)據(jù)的速率降為時(shí)鐘頻率的一半，即800 MHz；DCLK+和DCLK-是ADC提供給FPGA的同步時(shí)鐘，時(shí)鐘頻率與輸出數(shù)據(jù)頻率相同，F(xiàn)PGA使用此時(shí)鐘接收ADC的輸出數(shù)據(jù)。

2.3 FPGA時(shí)序控制單元

    FPGA是系統(tǒng)的時(shí)序控制器，主要模塊包括：ADC控制模塊、時(shí)鐘管理模塊、異步FIFO模塊、DDR3控制模塊和PCIE模塊等，F(xiàn)PGA時(shí)序控制單元如圖4所示。對(duì)高速ADC芯片的配置全部由ADC時(shí)序控制模塊實(shí)現(xiàn)，該模塊產(chǎn)生的串行數(shù)據(jù)配置ADC內(nèi)部的控制寄存器，實(shí)現(xiàn)ADC采樣模式的選定、內(nèi)部設(shè)置校準(zhǔn)和通道輸出偏移量調(diào)整等功能。采用Xilinx公司的MMCM（混合模式時(shí)鐘管理器）IP核生成FPGA單元各模塊所需時(shí)鐘，主要有 ADC芯片的SPI總線接口時(shí)鐘，頻率為15 MHz；PCIE IP核的參考時(shí)鐘，頻率為100 MHz；DDR3存儲(chǔ)器輸入時(shí)鐘，頻率為200 MHz。異步FIFO可緩沖和存儲(chǔ)系統(tǒng)采集的高速數(shù)據(jù)，并用于解決不同時(shí)鐘域之間的數(shù)據(jù)同步問題，可保證數(shù)據(jù)能夠正確傳輸。DDR3 模塊用于控制外部存儲(chǔ)器的讀寫操作。PCIE總線控制模塊負(fù)責(zé)接收和發(fā)送外部存儲(chǔ)器的數(shù)據(jù)以及上位機(jī)的指令信息。

2.4 PCIE DMA控制器

    為了保證數(shù)據(jù)傳輸時(shí)的完整性與實(shí)時(shí)性，本文采用PCIE總線作為數(shù)據(jù)傳輸總線，并在FPGA內(nèi)部設(shè)計(jì)了DMA（直接內(nèi)存存?。┛刂破?，采用DMA模式實(shí)現(xiàn)系統(tǒng)與PC之間的高速數(shù)據(jù)傳輸。DMA控制器的主要作用是接收和發(fā)送帶有各種事物類型的事物層數(shù)據(jù)包(TLP)^[9]，控制器包括：發(fā)送模塊、接收模塊和DMA控制模塊。發(fā)送模塊用于組裝、發(fā)送TLP包；接收模塊的作用是接收并拆解來自PC端的TLP包；DMA控制模塊包括兩部分，一部分是DMA寄存器，另一部分是DMA狀態(tài)寄存器。DMA控制模塊是PC與采集系統(tǒng)通信的主要模塊，也是DMA操作的主要控制部分。

3 實(shí)驗(yàn)測試

3.1 寬頻帶差分調(diào)理電路測試

    調(diào)理電路采用Tektronix DPO3034數(shù)字示波器進(jìn)行測試。該示波器采樣率為2.5 GS/s，帶寬為300 MHz。測試過程如下：將TOF-SIMS離子檢測器輸出信號(hào)用示波器接收，得到如圖5所示波形，再將離子信號(hào)通過調(diào)理電路差分放大之后得到如圖6所示波形。由圖可知，未經(jīng)過調(diào)理的離子信號(hào)的幅值為500 mV，頻率約為100 MHz，經(jīng)過調(diào)理后，變?yōu)閮陕窐O性相反、幅值為750 mV的信號(hào)，且兩路信號(hào)頻率和原信號(hào)頻率基本一致。測試結(jié)果表明，調(diào)理電路對(duì)信號(hào)進(jìn)行差分放大之后，沒有造成信號(hào)失真等影響，滿足設(shè)計(jì)要求。 

3.2 高速ADC動(dòng)態(tài)性能測試

    系統(tǒng)采用Agilent 8648A信號(hào)發(fā)生器產(chǎn)生一個(gè)頻率為400 MHz、幅值為500 mV的正弦波信號(hào)作為測試信號(hào)。系統(tǒng)采集該正弦信號(hào)，并將采集后的數(shù)據(jù)上傳到上位機(jī)，進(jìn)行數(shù)據(jù)分析處理。上位機(jī)是基于MATLAB開發(fā)的數(shù)據(jù)分析軟件，利用快速傅里葉變換（FFT）的方法得到采集信號(hào)的頻譜圖像，并計(jì)算ADC的動(dòng)態(tài)特性參數(shù)，包括：總諧波失真（THD）、信噪比（SNR）以及有效位數(shù)（ENOB）。為了準(zhǔn)確地驗(yàn)證ADC的動(dòng)態(tài)性能，分別采集了5組數(shù)據(jù)進(jìn)行測試，每組的數(shù)據(jù)量為16 KB，并將測試結(jié)果與ADC芯片使用手冊(cè)中給出的動(dòng)態(tài)性能參數(shù)進(jìn)行對(duì)比。5組數(shù)據(jù)的測試結(jié)果如表1所示，其中一組數(shù)據(jù)的頻譜圖像如圖7所示。通過表1可知，ADC芯片的信噪比為56.333 dB，總諧波失真為-63.509 dB，有效位數(shù)為8.995 bit，測試結(jié)果基本與手冊(cè)參數(shù)保持一致，設(shè)計(jì)符合需求。但基底噪聲較高，主要是因?yàn)橄到y(tǒng)噪聲以及ADC芯片本身造成的影響，可以通過軟件算法校正以及更改電路設(shè)計(jì)改善噪聲的影響。

3.3 PCIE DMA讀寫速度測試

    根據(jù)設(shè)計(jì)要求，PCIE總線的傳輸速度至少應(yīng)為500 MB/s。為了驗(yàn)證總線讀寫速度，在驅(qū)動(dòng)程序開發(fā)時(shí)，編寫了相應(yīng)的測試程序。測試程序依據(jù)PCIE DMA控制器從開啟到關(guān)閉時(shí)一次傳輸?shù)臄?shù)據(jù)量以及所需要的時(shí)間來計(jì)算數(shù)據(jù)的傳輸速率。測試結(jié)果如表2所示，結(jié)果表明，PCIE總線在以DMA模式進(jìn)行數(shù)據(jù)傳輸時(shí)，總線的寫速度為1 135 MB/s，讀速度為1 002 MB/s，滿足系統(tǒng)需求。

4 結(jié)論

    本文設(shè)計(jì)了一套適用于TOF-SIMS儀器的高速數(shù)據(jù)采集系統(tǒng)，系統(tǒng)采樣率為3.2 GS/s，分辨率為12 bit，并對(duì)寬頻帶差分調(diào)理電路、高速ADC的動(dòng)態(tài)性能和PCIE總線的傳輸速度進(jìn)行了測試。結(jié)果表明，系統(tǒng)采集頻率為400 MHz、幅值為500 mV的正弦信號(hào)時(shí)，ADC的有效位數(shù)為8.995 bit，信噪比為56.333 dB，總諧波失真為-63.509 dB，PCIE總線寫速度為1 135 MB/s，讀速度為1 002 MB/s，可滿足TOF-SIMS儀器對(duì)數(shù)據(jù)采集系統(tǒng)的要求。

參考文獻(xiàn)

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[9] PCISIG. PCI express base specification，Revision 2.1[Z]，2009.

作者信息:

楊佳祥1，龍  濤2，邱春玲1，包澤民2，王培智2，劉敦一2

（1.吉林大學(xué) 儀器科學(xué)與電氣工程學(xué)院，吉林 長春130021；

2.中國地質(zhì)科學(xué)院地質(zhì)研究所 北京離子探針中心，北京102206）