明導(dǎo)國(guó)際(Mentor Graphics)宣布Mellanox Technologies已將全新Mentor Tessent 階層化ATPG解決方案標(biāo)準(zhǔn)化，以管理復(fù)雜度及削減其先進(jìn)的積體電路(IC)設(shè)計(jì)生成測(cè)試向量所需的成本。高品質(zhì)的IC測(cè)試需要大量的制造測(cè)試向量，Mellanox運(yùn)用Tessent階層化ATPG，減少生成這些測(cè)試向量所需的處理時(shí)間和系統(tǒng)記憶體。
Tessent階層化ATPG流程采用分治法，即將整個(gè)ATPG任務(wù)分解為更小的模組，更加便于管理。每一個(gè)設(shè)計(jì)內(nèi)核首先會(huì)單獨(dú)生成壓縮測(cè)試向量，然后再自動(dòng)重定向到晶片級(jí)并合并，從而盡可能縮短測(cè)試時(shí)間。此時(shí)，將會(huì)生成用于頂層互連邏輯的壓縮測(cè)試向量。此技術(shù)可使需要大量運(yùn)算的DFT步驟免于成為流片過(guò)程中的瓶頸，并且加強(qiáng)測(cè)試流程的可預(yù)測(cè)性。
相比在所有模組和頂層互連邏輯在晶片級(jí)運(yùn)行ATPG，階層化ATPG方案可減少執(zhí)行時(shí)間和記憶體占用。一般而言，執(zhí)行時(shí)間可縮減5~10倍，而記憶體占用節(jié)省比例甚至更高。由于所有內(nèi)核使用掃描通道方式的效率得到提升，階層化ATPG通常可使測(cè)試向量數(shù)量減少2倍，測(cè)試時(shí)間也相應(yīng)得以減少。
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