摘  要： PCB板前仿真通常采用提取相應(yīng)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，通過指派相應(yīng)IBIS模型實(shí)現(xiàn)反射、串?dāng)_等噪聲的檢測和電路優(yōu)化。在實(shí)際仿真中，針對由IBIS模型不準(zhǔn)確性造成的仿真結(jié)果與測試結(jié)果不吻合的情況，提出調(diào)整IBIS模型參數(shù)使仿真結(jié)果適應(yīng)測試結(jié)果的方案,達(dá)到IBIS模型修正的目的。通過多次驗(yàn)證，修正的IBIS模型同樣可提高其他電路仿真精度。
關(guān)鍵詞： 信號完整性；IBIS；仿真；比對

    IBIS是為了適應(yīng)板級仿真和系統(tǒng)級仿真的需求而提出的一種行為級的模型標(biāo)準(zhǔn)[1]。用IBIS模型進(jìn)行仿真分析和電路優(yōu)化，要保證仿真數(shù)據(jù)的準(zhǔn)確可靠，最基本的要求就是模型質(zhì)量必須是準(zhǔn)確可靠的。IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果和電路設(shè)計(jì)的成敗。IBIS模型一般可由SPICE模型轉(zhuǎn)換而得，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)的資料也會隨之而異。目前各種方式得到的模型或多或少都有一些錯(cuò)誤，包括語法錯(cuò)誤、非單調(diào)性乃至IBIS參數(shù)錯(cuò)誤等。
    因此，在對PCB整板已經(jīng)進(jìn)行過仿真的前提下，如何根據(jù)板級同級別的測試結(jié)果對IBIS模型進(jìn)行修正成為了PCB設(shè)計(jì)亟待解決的問題。
1 IBIS模型修正現(xiàn)狀
    IBIS模型數(shù)據(jù)主要包括波形的I/V數(shù)據(jù)和模型的電氣參數(shù)。波形的I/V數(shù)據(jù)決定了波形電壓、電流點(diǎn)的坐標(biāo)位置，電氣參數(shù)影響到波形的變化率和拐點(diǎn)的位置。目前，I/V數(shù)據(jù)的點(diǎn)數(shù)和數(shù)據(jù)的精確度仍沒有合適的修正軟件，僅能通過EDA軟件對波形進(jìn)行分析，通過SPICE模型或者真實(shí)數(shù)據(jù)，修改相應(yīng)的數(shù)據(jù)點(diǎn)，使其滿足I/V變化的單調(diào)性和真實(shí)性。
2 IBIS修正的可行性
    采用IBIS模型作為PCB板拓?fù)浞抡娴尿?qū)動和接收端信號的仿真波形與IBIS模型的參數(shù)有很大的關(guān)聯(lián)性[2，3]。如果IBIS模型參數(shù)和電路的SPICE參數(shù)相同，仿真的波形符合測試的波形，否則可能相差很大。通過對IBIS模型參數(shù)的調(diào)整，從而改善仿真波形，說明修正的可行性。
2.1 C_comp對波形影響
    通常采用s2ibis3建模IBIS時(shí)，只提取VI/VT曲線，而不會仿真提取C_comp，使用的是個(gè)默認(rèn)值。因此C_comp的數(shù)值對仿真波形存在影響。
    C_comp是硅晶元電容，它是不包括封裝參數(shù)的由輸出Pad、鉗位二極管引起的輸出電容。產(chǎn)生的三個(gè)效應(yīng)分別為[4]：(1)對傳輸線匹配阻抗的影響；(2)對濾波特性的影響；(3)對VT曲線斜率的影響。在此主要就C_comp對VT曲線斜率的影響進(jìn)行分析，首先看該電容是如何對VT曲線產(chǎn)生影響的：

4 修正實(shí)現(xiàn)與結(jié)果分析
    選取測試樣板CDCV304，提取輸出緩沖器的拓?fù)洹Ｍㄟ^原始波形比對計(jì)算得到差異參數(shù)，如表1模型驗(yàn)證所示，測試波形的峰值高于通過IBIS模型得到的仿真波形，通過IBIS參數(shù)調(diào)整修正仿真波形如圖4所示，通過手動和自動修正后，得到表1修正結(jié)果。通過比較得出，波形差異減小。

    經(jīng)過多次實(shí)驗(yàn)，把修改的IBIS模型指派到不同的IC上，多次比對后，修改后的模型同樣可以減小波形的誤差，達(dá)到修正的目的。
    該方案對IBIS模型的修正同樣存在很多難題未解決，如誤差處理參數(shù)僅僅通過DA、DP、DAI、DPI的計(jì)算，沒有給出多種可供選擇的收斂方法；對于圖形的比對沒有設(shè)計(jì)更精確的方案；并且參數(shù)的修改多是采用經(jīng)驗(yàn)公式，相比SPICE參數(shù)存在很多誤差。結(jié)合以上問題，本課題還需要深入研究Cadence對IBIS模型仿真模式。
參考文獻(xiàn)
[1] VARMA A K，STEER M.Improving behavioral IO buffer  modeling based on IBIS[J].IEEE Transactions on Advanced  Packaging，2008，31(4)：711-721.
[2] BOGATIN E，著.信號完整性分析[M].李玉山，李麗萍，譯．  北京：電子工業(yè)出版社，2005.
[3] BUCHANAN J E.Signal and power integrity in digital  systems[M].McGraw-Hill Book Company，1995.
[4] MIRMAK M.Issues with C_comp and differential multistage IBIS models[C].IBIS Summit Design Con East，2004.
[5] WANG L.Waveform comparison & S2IBIS3 roadmap[C].IBIS-Santa Clara，CA，USA，Design Con，2008.