世界領先的半導體制造商意法半導體（紐約證券交易所代碼：ST" title="ST">STM)日前公布了該公司的45nm" title="45nm">45nm (0.045微米) CMOS設計平臺" title="設計平臺">設計平臺，在這個平臺上，客戶可以為低功耗" title="低功耗">低功耗的無線和便攜通信應用設備開發下一代系統芯片(SoC" title="SoC">SoC)產品。  

與采用65nm技術的設計相比，ST的低功耗創新工藝結合多個閾值晶體管，將芯片面積縮減一半。同時，新工藝將處理速度提高了20%，在正常工作模式下，泄漏電流降低二分之一，在保持模式下，泄漏電流降低到幾分之一。后一項將給便攜產品的設計人員帶來巨大的好處，因為電池電量的使用時間是便攜產品設計需要考慮的一個重要的因素。 

ST在完成一個高集成度的45nm SoC 演示芯片的設計或流片時使用了這個最先進的45nm低功耗CMOS平臺。這個芯片設計包含一個先進的雙核CPU系統和相關的存儲器分層結構，采用了在45nm工藝節點上將高性能和低功耗合二為一所需的復雜的低功耗方法。    

新的低功耗設計平臺充分利用了45nm工藝技術的多功能和模塊化特點，該平臺是在法國格勒諾布爾近郊Crolles的ST研發中心開出來發的，并在Crolles2聯盟的300mm晶圓制造廠接受了產品驗證。 

“提前使用低功耗的45nm CMOS技術對于市場領先的制造廠商開發新的無線和便攜消費電子產品特別是下一代的3G和4G手持多媒體終端至關重要，” 意法半導體制造和技術研發執行副總裁Laurent Bosson表示，“在ST的低功耗45nm CMOS平臺上開發的芯片能夠讓應用設計具有極高的性能同時還有很低的功耗。” 

與其它的準備部署的45nm設計平臺一樣，ST的低功耗45nm工藝含有進行高密度和高性能設計所需的全部先進模塊。這些重要模塊包括：蝕刻最重要圖形層的193nm浸沒式光刻技術、潛溝道隔離及晶體管應力技術、先進的采用毫秒退火方法的結工程、超低K的內部銅層電介材料、準許降低互連線電容的技術。此外，還有兩個單元庫：一個是為高性能優化的，另一個是為低功耗優化的。總之，該平臺為設計人員提供了豐富的設計選擇。  

通過與Cadence、Mentor Graphics、Synopsys和Magma等主要EDA廠商的研發部門合作，ST的45nm設計平臺受到業內主要的CAD工具的全面支持，由于開發環境是技術人員熟悉的工業標準工具，ST的客戶可以立即著手設計先進的系統芯片解決方案。 

關于意法半導體（ST）公司

意法半導體，是微電子應用領域中開發供應半導體解決方案的世界級主導廠商。硅片與系統技術的完美結合，雄厚的制造實力，廣泛的知識產權組合(IP)，以及強大的戰略合作伙伴關系，使意法半導體在系統級芯片(SoC)技術方面居最前沿地位。在今天實現技術一體化的發展趨勢中，ST的產品扮演了一個重要的角色。公司股票分別在紐約股票交易所、巴黎Euronext股票交易所和米蘭股票交易所上市。2006年，公司凈收入98.5億美元，凈收益7.82億美元，詳情請訪問ST網站   www.st.com 或 ST中文網站 www.stmicroelectronics.com.cn

45nm制造工藝的全部單元庫和設計平臺的技術細節：

?   在設計階段可以選擇多個單元，并將其用于同一個設計模塊，這種方法為平臺用戶優化性能和功耗提供了更高的靈活性。這個功能有助于加快高性能和功耗敏感應用芯片的開發速度。 

?   每平方毫米邏輯電路密度可達1600K門，支持1.1V內核電壓，金屬節距0.14微米，6-7層金屬布線。 

?   省電方法包括自適應vdd、低vdd工作、關閉電源、在保持模式下的低待機電流、反饋偏壓等。 

?   全部1.8V I/O單元。 

?   高密度嵌入式存儲器：單端口存儲器，采用6晶體管SRAM單元，芯片面積縮減到0.25平方微米。 

?   目前正在開發一個與現有版本完全兼容的低成本的衍生工藝，采用新工藝的DRAM的存儲密度是SRAM的三倍。 

?   目前正在開發一個種類齊全的模擬和射頻IP（知識產權）模塊組合，以滿足市場對大規模集成單片系統的需求，同時還將提供復雜的數字IP模塊，例如：微處理器和數字信號處理器。 

此外，這個制造工藝已取得了優異的測試結果，包括高良率的幾兆位的SRAM測試電路，以及電源電壓1.1V最低0.9V的全功能SRAM測試電路。