| 基于FPGA的高速RS譯碼器設(shè)計 | |
| 所屬分類：參考設(shè)計 | |
| 上傳者：aet | |
| 文檔大小：281 K | |
| 標簽： FPGA | |
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| 文檔介紹：提出了一種基于RiBM算法的RS（255，223）高速譯碼器設(shè)計方案，并采用FPGA和Verilog HDL實現(xiàn)了該譯碼器。譯碼器采用三級流水線結(jié)構(gòu)實現(xiàn)，其中關(guān)鍵方程求解模塊采用RiBM算法，具有譯碼速度快、占用硬件資源少等優(yōu)點。仿真結(jié)果驗證了該譯碼器設(shè)計方案的有效性和可行性。 | |
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