基于FPGA的高速RS譯碼器設(shè)計(jì)
所屬分類：參考設(shè)計(jì)
上傳者：aet
文檔大小：281 K
標(biāo)簽： FPGA
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文檔介紹：提出了一種基于RiBM算法的RS（255，223）高速譯碼器設(shè)計(jì)方案，并采用FPGA和Verilog HDL實(shí)現(xiàn)了該譯碼器。譯碼器采用三級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)，其中關(guān)鍵方程求解模塊采用RiBM算法，具有譯碼速度快、占用硬件資源少等優(yōu)點(diǎn)。仿真結(jié)果驗(yàn)證了該譯碼器設(shè)計(jì)方案的有效性和可行性。
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