| H.264視頻解碼IP核的設(shè)計與實(shí)現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：318 K | |
| 標(biāo)簽： SoPC | |
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| 文檔介紹：H.264以其優(yōu)異的性能在實(shí)時網(wǎng)絡(luò)視頻通信、數(shù)字廣播電視及高清視頻存儲播放等方面獲得廣泛應(yīng)用，因此研究H.264算法的硬件實(shí)現(xiàn)意義重大。本文設(shè)計了一種基于FPGA高效并行結(jié)構(gòu)的H.264視頻解碼IP核，在設(shè)計中提出了優(yōu)化遍歷查表的CAVLC熵解碼設(shè)計方案，并詳細(xì)介紹了全流水線并行運(yùn)算結(jié)構(gòu)的反量化反DCT變換模塊和幀內(nèi)預(yù)測模塊的硬件實(shí)現(xiàn)。整個設(shè)計通過 Altera 公司 Stratix II系列的 EP2S60F672C5ES平臺驗(yàn)證，在最高時鐘頻率82MHz下能以50frame/s的速度解碼分辨率為320*240的灰度圖像，在速度，功耗，成本，可移植性等方面都具有獨(dú)特的優(yōu)勢和良好的發(fā)展空間。 | |
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