| 一種基于分布式計(jì)算的芯片仿真加速設(shè)計(jì) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：wwei | |
| 文檔大小：3657 K | |
| 標(biāo)簽： 芯片開發(fā) EDA 分布式計(jì)算 | |
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| 文檔介紹：隨著芯片設(shè)計(jì)規(guī)模和復(fù)雜度越來越大，傳統(tǒng)的芯片EDA（Electronic Design Automation）驗(yàn)證方法在子系統(tǒng)和SoC（System on Chip）全芯片級(jí)別越來越受限于仿真速度限制。如何高效收斂RTL（Register Transfer Level）設(shè)計(jì)，確保及時(shí)高質(zhì)量交付，成為芯片研發(fā)領(lǐng)域急需解決的重要問題。介紹了一種自研的利用分布式計(jì)算方法來加速大型芯片仿真效率的DVA（Distributed Verification Acceleration）系統(tǒng)架構(gòu)和實(shí)現(xiàn)。 | |
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