| 基于多相濾波的四路并行抽樣算法及實(shí)現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：1101 K | |
| 標(biāo)簽： 多相濾波 四路并行抽樣算法 抽取 | |
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| 文檔介紹：在某型數(shù)字信號(hào)處理模塊的研制中，需要使用高速A/D對(duì)射頻信號(hào)進(jìn)行采樣，但由于系統(tǒng)時(shí)鐘生成模塊無法輸出320 MHz時(shí)鐘，從而導(dǎo)致該高速A/D無法在320 MS/s采樣率下工作。為解決該問題，首先設(shè)置A/D采樣率為960 MS/s，然后在FPGA中對(duì)采樣信號(hào)進(jìn)行3倍采樣后得到320 MS/s的采樣輸出。該高速A/D與FPGA采用標(biāo)準(zhǔn)的JESD204B接口，所以在FPGA中利用JESD204B IP核對(duì)高速信號(hào)進(jìn)行了1:4串并轉(zhuǎn)換，再對(duì)串并轉(zhuǎn)換信號(hào)進(jìn)行多相濾波、抽取降樣處理后輸出。首先介紹了課題的背景，然后對(duì)信號(hào)處理模塊的組成、功能和性能指標(biāo)進(jìn)行了簡要的說明，對(duì)系統(tǒng)在320 MS/s采樣率下存在的問題進(jìn)行了深入分析，針對(duì)該問題提出了四路并行抽樣算法。并基于該算法，利用MATLAB進(jìn)行了系統(tǒng)建模并進(jìn)行仿真，仿真結(jié)果與預(yù)期一致。選取Xilinx公司的高性能FPGA，并結(jié)合系統(tǒng)模型中的低通濾波器參數(shù)對(duì)電路進(jìn)行實(shí)現(xiàn)，最后搭建數(shù)字信號(hào)處理模塊與Vivado等軟件工具的軟硬件聯(lián)合測試環(huán)境進(jìn)行驗(yàn)證并給出實(shí)驗(yàn)結(jié)果。 | |
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