| 基于硬件仿真器的PCIe接口驗證方法的研究和實現(xiàn) | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：373 K | |
| 標(biāo)簽： 硬件仿真 PCIe 集成電路驗證 | |
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| 文檔介紹：PCIe接口是System on Chip (SoC）芯片上使用非常廣泛的一種高速接口。因此，在SoC芯片的Register Transfer Level(RTL)級設(shè)計開發(fā)階段，對PCIe接口設(shè)計的驗證顯得尤為重要，需要通過不同的驗證平臺保證PCIe接口設(shè)計的功能正確性和性能穩(wěn)定性。對基于Cadence 硬件仿真器創(chuàng)建的PCIe接口驗證平臺的方法進行研究，并在某款SoC芯片上實現(xiàn)了該驗證流程。實踐表明，使用該方法能夠較快速地構(gòu)建驗證平臺，提供較高的仿真測試性能，同時支持多種調(diào)試手段，有效地完成驗證目標(biāo)。 | |
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