| 基于InP HBT工藝的50 Gb/s 1:4量化降速電路 | |
| 所屬分類：技術論文 | |
| 上傳者：aetmagazine | |
| 文檔大小：676 K | |
| 標簽： 高速電路 比較器 分接器 | |
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| 文檔介紹：基于南京電子器件研究所的0.7 μm InP HBT工藝設計了一種數(shù)據(jù)轉換速率達到50 Gb/s的1:4量化降速芯片。該芯片同時將前端高速高靈敏度比較器與一個1:4分接器集成到單芯片中，能夠直接一次性實現(xiàn)對2～18 GHz帶寬的模擬輸入信號的可靠接收和降速處理，輸入信號靈敏度在芯片最高工作速率下達到1 mV，工作電壓3.3 V，芯片功耗1.5 W，最高數(shù)據(jù)轉換速率達到50 Gb/s，輸出數(shù)據(jù)信號與時鐘信號幅值均達到200 mV。 | |
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