EDA與制造相關文章 Brad Nelson教授:那些個子雖小卻功能強大微型機器人 2018世界機器人大會擬于8月15日至19日在北京亦創國際會展中心舉行。大會以“共創智慧新動能 共享開放新時代”為主題，由“論壇”、“博覽會”、“大賽”、“地面無人系統展示活動”四大版塊構成。 本屆大賽匯聚了來自美國、俄羅斯、德國、日本、以色列等全球近20個國家和地區的1萬余支賽隊和數百名頂尖專家，共計超過5萬多名參賽選手同臺競技。 發表于：8/18/2018 臺積電3nm工廠邁出重要一步 臺積電3nm建廠投資案跨出重要一步，環保署昨天初審通過「臺南科學園區二期基地開發暨原一期基地變更計劃環差案」，該案主要是科技部因應臺積3nm廠投資計劃提出環境差異分析報告。臺積預計投資超過六千億元興建3nm廠，2020年動工，最快2022年底量產。 發表于：8/17/2018 國產半導體材料的“芯”時代 芯片產業為皇冠明珠，半導體材料乃立足根本。2014年，國務院公布《國家集成電路產業發展推進綱要》，將發展集成電路產業上升為國家戰略，對上游材料提出發展目標，到2020年半導體材料進入國際采購體系。 發表于：8/16/2018 2018年度Cadence中國用戶大會最佳論文花落天津飛騰 經過專家評委的認真評選，題為《Multi-Tap FlexHtree在高性能CPU設計中的應用》的論文獲評2018年度最佳論文將，論文作者來自于天津飛騰信息技術有限公司的彭書濤、黃薇、邊少鮮。 發表于：8/16/2018 基于高層次綜合工具的BIST控制器設計 存儲器內建自測試（MBIST）技術在存儲器測試中具有廣泛應用，針對傳統寄存器傳輸級描述語言設計BIST控制器的過程相對繁瑣、專用EDA工具定義算法的靈活性差和電路結構固定等問題，提出采用高層次綜合工具設計BIST控制器的方法。以SRAM為對象，采用C語言描述MARCH算法，并采取端口分配、流水線優化和數組分割等優化方案完善設計。最后借助FPGA平臺驗證評估了高層次綜合工具輸出的RTL級代碼電路的功能可靠性和規模可控性。相對于傳統的兩種方法，擺脫了算法實現和電路結構設計的局限性，縮短了算法實現周期。 發表于：8/16/2018 車載攝像頭行業“新生”富瀚微，升級打怪破歐美市場壁壘的秘訣是？ 近些年，隨著大數據、云計算、人工智能等新技術的發展，智能汽車正成為產業戰略發展方向。（車聯網和智能化之間關聯性不強，可以去掉）汽車智能化浪潮來襲，勢不可擋，在此形勢下，不僅是傳統汽車廠商，還有相關配件廠商也開始涉足這個領域，富瀚微電子就是其中的一家。 發表于：8/15/2018 埃森哲入股碼隆科技，雙方宣布達成AI戰略合作 今天（8月13日），埃森哲與碼隆科技達成戰略合作關系，并投資持有了其少數股權。具體投資額度和持股比例均未公布。 發表于：8/15/2018 華為Mate20前面板曝光：首配曲面劉海屏+3D結構光人臉識別 此前泄露的固件已經確認華為Mate 20將會配備6.3英寸AMOLED顯示屏，但到底是不是異形劉海屏則沒有確切的說法。 發表于：8/15/2018 中國市場份額不足1%，三星即將關閉天津手機工廠！ 8月13日，據路透社援引韓國《電子時報》報道稱，韓國三星電子正在考慮關停其在中國的一家手機制造工廠，即位于天津市的天津三星通信技術有限公司。 發表于：8/15/2018 華大九天與TowerJazz公司達成重大商用合作 華大九天模擬/混合信號全流程IC設計平臺與TowerJazz先進制造工藝的結合，將為雙方服務的客戶提供全面的設計解決方案，加速IC設計到制造的進程，提高流片成功率。Spice模型, iPDK, LVS, DRC及RC寄生參數提取等工具包已上傳至TowerJazz官網供雙方客戶下載。 發表于：8/15/2018 國產EDA如何突破？ EDA是集成電路領域內很小但又非常重要的存在。從數據上看，整個EDA的市場規模僅為六十億美元，過去幾年的成長率也不過是區區4%左右，相對于幾千億美金的集成電路產業來說，不值一提。 發表于：8/15/2018 Stratus HLS工具在高性能雙精度浮點乘法設計中的應用流程 雙精度浮點乘法部件是高性能CPU的核心運算部件之一。描述了使用Cadence Stratus HLS工具設計和實現雙精度浮點乘法部件，探索新設計方法學在關鍵路徑延時調整、數據路徑優化以及低功耗優化等問題的解決方法，并探討如何將新的設計流程結合到原有項目開發中等問題。最終，高階綜合設計的RTL，在28 nm工藝下綜合實現頻率為2.5 GHz、面積為28 211 μm2，基本滿足高性能微處理器的開發要求，增強了在項目中更加廣泛地使用新設計方法學的信心。 發表于：8/15/2018 VIPVS加速7 nm工藝模擬版圖設計 在格芯基于7 nm技術研發高速Serdes IP過程中，版圖設計的復雜度日益增加。其中復雜DRC(Design Rule Check)驗證和復雜MPT(Multi Patterning)方法為整個設計流程帶來新的挑戰。因此，一個能夠應對這些挑戰的版圖設計流程非常重要，尤其是對EDA工具新功能的應用，例如： Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具。VIPVS能夠實現實時sign-off 規格的DRC 驗證，縮短版圖驗證迭代過程，為多重圖案上色提供高效的方法。介紹格芯高速Serdes 版圖團隊如何使用VIPVS(主要討論高效DRC驗證和多重圖案上色功能)進行基于格芯7 nm Finfet工藝的高速Serdes芯片版圖設計。 發表于：8/14/2018 工控信息安全專家王紹杰權威解讀“臺積電染毒事件” 政委連線了工業控制系統信息安全技術國家工程實驗室的王紹杰，行業專家從一個工控安全咨詢服務人員的角度解讀了臺積電病毒事件的過程與應對方案。 發表于：8/13/2018 中芯國際14納米FinFET制程開始客戶導入 奮力追趕臺積電、三星 9日中芯國際集成電路制造有限公司公布截至2018年6月30日止第二季度的綜合經營業績。中芯國際第二季度銷售額為8.907億美元，與上一季度環比增長7.2%，與去年同比增長18.6%。欣喜的是，14納米FinFET制程開始進入到客戶導入階段，可以預見量產目標已不遙遠。14納米FinFET制程如果正式量產，對于中芯國際來說將是一個歷史性的時刻。不僅可以確保其遙遙領先于國內的競爭對手，更是可以拉近其和國際芯片大廠之間的距離。 發表于：8/13/2018 ?…331332333334335336337338339340…?
