摘? 要: 在高速數字電路設計中,信號在印刷電路板(PCB)上的傳輸延時" title="傳輸延時">傳輸延時對于電路的時序影響已不容忽視。詳細分析并推導了高速數字信號處理器(DSP)與同步動態隨機存取存儲器(SDRAM)之間各信號的傳輸延時約束關系;通過一個實例,給出了應用約束條件" title="約束條件">約束條件的具體方法。
關鍵詞: 高速數字電路? 時序分析? DSP
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當今電子技術的發展日新月異,尤其是深亞微米工藝在IC設計中的應用,使得芯片的集成規模愈來愈大,速度愈來愈高,從而使得如何處理高速信號問題成為設計的關鍵因素之一。隨著電子系統中邏輯和系統時鐘頻率的迅速提高和信號邊沿不斷變陡,印刷電路板(PCB)的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計，線跡互連和板層的影響可以不考慮;當頻率超過50MHz時,互連關系和板層特性的影響不容忽視,必須對傳輸線效應加以考慮,在評定系統性能時也必須考慮印刷電路板板材的電參數。因此,高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性" title="信號完整性">信號完整性(SI)問題。本文主要對互連延遲所引起的時序問題進行探討。
1 時序關系
對于異步時序電路,往往可以靈活設置建立、選通和保持時間" title="保持時間">保持時間以滿足系統時序要求。而同步時序電路在設計上必須留有充足的建立和保持時間,才能保證系統正常工作。
在DSP的高速接口中,對時鐘線" title="時鐘線">時鐘線、控制線和數據線布線時必須十分小心。由于系統工作頻率越來越高(如6416為600MHz),信號上升/下降沿越來越陡,布線延時的相對信號的傳輸時間已不可忽略,它對信號的建立和保持時間起著至關重要的作用。因此,必須通過IBIS模型解決布線的拓撲結構問題。
布線延時是由所布線跡的阻抗和長度共同引起的,高阻抗線跡將減慢緩沖上升時間,信號的典型延遲時間為180ps/inch。其它因素如驅動特性和負載也將影響布線延時,單一SDRAM的典型負載為5pF。較小的負載將導致較快的上升/下降時間;相反,較大的負載將導致較慢的上升/下降時間。EMIF總線上的設備越多,負載越大。
圖1說明了如何在考慮布線延時的基礎上確定所需的建立和保持時間。
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1.1 約束條件的確立
由圖1可以導出如下約束條件不等式。
(1)控制線要求滿足下列條件才能保證正確讀寫。
建立時間應滿足:
其中,tisu(SDRAM)為SDRAM控制線建立時間,tosu(DSP)為DSP控制線建立時間,tClock Route Delay為時鐘線布線延時,tControl Route Delay(Slowest)為最慢的控制線延時。
保持時間應滿足:
??
(2)數據線要求滿足下列條件才能保證正確讀寫(分讀、寫兩種情況)。讀建立時間應滿足:
式中,tClock Period為時鐘周期,tData Route Delay(Slowest)為最慢的數據線延時,tACC為SDRAM存取時間。
讀保持時間應滿足:
式中,toh(SDRAM)為SDRAM數據線輸出保持時間,tData Route Delay(fastest)為最快的數據線延時。
寫建立時間應滿足:
???
寫保持時間應滿足:
1.2 約束條件引申推導
由(6)式可得：
????由式(3)～(7)得:
由(5)式可得:
由式(4)～(9)得:
由式(8)和(10)得出:
可見,時鐘線的傳輸延時必須在某一范圍之內,才能滿足DSP與SDRAM之間的時序參數要求,既不能太長也不能太短。較短的時鐘線能增加控制信號線到SDRAM的保持時間,但卻減少從SDRAM來的數據保持時間。在設計這種類型的接口時應該仔細考慮這一問題。一旦時鐘信號線的布線確定下來,控制線和數據線的布線長度應該滿足上述約束條件才行。
2 實例驗證
下面以TMS320C6202 DSP和MT48LC2M32B2 SDRAM相連為例來說明如何應用上述時序約束關系。
2.1 主要參數與時鐘線約束
TMS320C6202BDSP和MT48LC2M32B2 SDRAM主要參數如表1所示。
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其它參數的值分別為:P=4ns tACC=5.5ns tClock Period=8ns
將上述參數代入不等式(11)可得:
????0≤tClock Route Delay≤0.75ns
2.2 驗證時序關系
這里利用CADENCE公司的PSD14.2軟件進行布局布線、信號完整性分析和時序分析。
在初步布好線后,首先進行信號完整性仿真,若信號完整性不滿足,再重新布局布線;若信號完整性滿足,便可以分析時鐘、控制和數據信號線的傳輸延時了。首先檢查時鐘線是否滿足約束條件,然后再看其它信號是否滿足時序約束條件,如有個別信號線不滿足,可手動調整,否則還要重新布局布線和仿真。
經PSD14.2軟件仿真,得出了信號完整性仿真波形(圖2～圖4為幾個典型的信號波形)和相關管腳對間的傳輸延時情況(表2)。
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從表2可以得出:
將以上數據代入上述約束不等式,發現時鐘信號、控制信號和數據信號的建立與保持時間都能夠滿足要求。
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參考文獻
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