TMS320VC5402是TI公司的第五代DSP專門基于數字信號處理的低功耗的DSP芯片，工作頻率高達10ns，在數字信號處理中應用廣泛。該芯片提供了2個MCBSP，既可以工作在SPI模式又可以工作在通用串口模式，在系統設計中應用靈活。MAX121是MAXIM公司推出的帶有專用DSP的14位具有片上T/H、低漂移、低噪聲、低功耗快速轉換的模擬/數字轉換器，功耗只有210mW，轉換時間為2.9 s，78dB的SIND，可以和TMS320系列DSP、ADSP系列和Motorola系列進行連接，設計簡單。 

       MAX121芯片介紹

       MAX121功能框圖

                                                                  圖1 功能方框圖 

       MAX121芯片的功能方框圖如圖1所示。它有16腳和20腳模式，16腳有DIP和SO封裝，20腳有SSOP封裝。
 

                                                                        圖2和圖3

       MAX121工作參數

       VDD對DGND 0.3～+6V；VSS對DGND 　 +0.3～ 7V；

       AIN對AGND 15V；　　AGND對DGND 0.3V；

       數字輸入對DGND（CS、CONVST、MODE、CLKIN、INVCLK、INVFRM）-0.3(Vdd+0.3V)；

       數字輸出對DGND(SFRM、FSTRT、SCLK、SDATA)　+0.3(Vdd+0.3V)；強度超出上述極限參數可能導致器件的永久性損壞。這些參數只是極限參數，并不意味著在極限參數條件下，或者任何其它超出技術規范規定的工作條件下器件能有效工作。

       MAX121的工作原理 如圖2，當轉換開始時，緩沖器與AIN端斷開，對輸入信號采樣。在轉換結束時，緩沖器輸入端又連接到AIN端，而且保持電容跟蹤輸入電壓。無論何時，只要轉換沒有進行，T/H就處于跟蹤模式。在轉換開始以后，保持模式啟動時間接近10ns(窗口延遲)。從一次轉換到下一次轉換延遲變化的典型時間為30ps(窗口抖動)。

電路時鐘頻率

       MAX121工作時需要一個與TTL、CMOS電平兼容的時鐘，時鐘頻率的范圍從0.1～5.5MHz。為滿足2個時鐘周期400ns采集時間的要求，最大時鐘頻率限制在5MHz。由于內部T/H電壓下降速率的限制，所有模式的時鐘頻率不應低于0.1MHz。

       輸出數據

       轉換結果以16位串行數據流輸出，前14位為數據位(首先為MSB)，后2位為零。輸出數據為二進制補碼形式。在CLKIN的上升沿，數據在SDATA端同步輸出。輸出數據可用FSTRT或者SFRM輸出來分幀。要求每次轉換最少為18個時鐘周期，以獲得有效輸出。 

       設計及編程

       MAX121共有三種工作方式：

       1 ）由/CONVST控制轉換；

       2 ）/CS控制轉換；

       3 ）連續模式。

       三種模式中第一種是用于和DSP以及其他微處理器連接，第二種用于多個器件組合應用，第三種MAX121工作在連續轉換狀態下，應用于數據的連續采樣。

       在方式1中，有兩種時鐘提供方式，其一由CLKR提供時鐘，原理框圖如圖4所示。
 

       但這種連接方式能提供的時鐘最大為3.2MHz，另外可由外部電路提供時鐘，最高可達系統的最大時鐘5.5MHz，實現高速連接，根據設計要求，在實際使用時選擇第二種連接方式。具體電路設計如 5所示。

       CLKIN（14）外接一有源振蕩器，提供5MHz的時鐘；

       MODE（16）接+5v電源，/CS接地：選擇工作模式；

       /CONVST（13）接TMS320VC5402的XF引腳，由DSP的通過XF控制數據轉換；

       SCLK（12），FSTRT（10），SDATA（11）分別和DSP的BLCKR0，BFSR0，BDR0連接，傳送時鐘，幀同步信號，數據。
 

CLKIN是MAX121的輸入時鐘，而SCLK使數據移位進入處MAX121，CLKIN由外部時鐘振蕩器驅動（5MHz）。TMS320VC5402的XF引腳（通用I/O口）驅動MAX121輸入端為低，啟動一次轉換。TMS320VC5402的BCLKR0(接收時鐘)端配置為輸入，并由MAX121的SCLK輸出端驅動。MAX121的SDATA輸出端數據在時鐘的上升沿改變狀態，而在時鐘下降沿，數據被鎖存到TMS320VC5402的DR輸入端。這樣可提供1/2個時鐘周期，以滿DR輸入端所需要的數據建立和保持時間。MAX121 SCLK和SDATA之間的最大時滯在+25時為65ns，所以1/2個時鐘周期足以滿足要求的建立和保持時間，工作時序如圖6所示。