數字信號處理技術已經廣泛應用于電子偵察、雷達信號處理等眾多領域。現代電子戰接收機要求其具有較大的瞬時寬帶、高靈敏度以及大動態范圍，具備對同時到達信號的檢測能力，以及高測頻精度和高頻率分辨率等特點。因此，寬帶數字接收機的研究已經成為該領域的研究熱點。隨著高性能ADC器件相繼出現，目前采樣速率達到1 GHz以上的高速ADC的分辨率最多能達到10 bit[1]，這使得偵察接收機的瞬時帶寬可以達到數百兆赫茲，同時可以保證較大的動態范圍，而數字信道化技術的應用則解決了高速采樣率與后續低速數字信號處理之間的矛盾問題。
    本文介紹的無盲區高效信道化偵察接收機，高速ADC采用NS的模數轉換器ADC08D1000，分辨率8 bit，采樣速率1 GS/s；采用交叉采樣其采樣速率可達到2 GS/s；FPGA采用了ALTERA公司StratixII系列EP2S60芯片。數字信道化在FPGA內部實現，信道化后續對瞬時幅度和相位差進行了提取。
1 高效數字信道化
1.1 信道化頻帶劃分
    由于實際信號都是實信號，本文主要對實信號的頻帶劃分進行研究。實信號頻譜具有對稱性，因此其頻帶劃分均在[0，π]區間。實信號頻帶劃分分為偶型排列和奇型排列兩種[2]，圖1給出的是具有代表性的兩種頻帶劃分情況。

  
 1.2 高效信道化模型
    由于實際信號為實信號，因此針對實信號的高效信道化結構做進一步分析。根據不同頻帶劃分，可得到數字信道化的高效結構。圖2（a）為實信號偶型排列高效結構，圖2（b）為實信號奇型排列高效結構。

    從上述兩種高效結構中可以看出：采樣后的數據先抽取后濾波，降低了工作速率，以保證FPGA可進行處理，同時DFT結構可以利用FFT來實現。在實信號高效結構中，偶型排列的高效結構復雜度要低于奇型排列的高效結構，但是偶型排列的高效結構用于雷達信號的偵察接收時，其第0個信道的輸出為實信號，其他信道輸出均為復信號。因此第0個信道的輸出不能直接用于后續參數提取等處理，而奇型排列的高效結構不存在這種問題，每個信道輸出均為復信號，可以直接進行后續參數提取等處理[4，5]。
2 系統硬件電路設計
    該系統采用1片ADC08D1000實現中頻信號的采樣，由于該芯片為雙通道ADC，當采樣速率為1 GS/s時，可實現雙通道中頻采樣；當該芯片工作于交叉采樣模式時，可以實現單通道2 GS/s采樣。本系統中該芯片采樣速率為1 GS/s，其系統采樣時鐘由高速時鐘產生芯片ADF4360-7提供，該時鐘芯片采用FPGA實現可編程控制，參考時鐘為16 MHz的晶振。該系統的整體系統原理框圖如圖3所示。

    其中ADC08D1000作為重要的器件[6]，其配置參數選擇見表1。

3 系統仿真與測試
3.1 信道化仿真
    輸入信號分別為正弦信號和LFM信號，具體參數如下：正弦信號頻率260 MHz；LFM信號：起始頻率22 MHz，終止頻率27 MHz，其數字信道化仿真結果如圖4所示。

3.2 瞬時幅度測試
    借助QuartusII軟件中的SignalTapII邏輯分析儀，對瞬時幅度進行了測試記錄。當輸入信號功率為0 dBm、信號形式為脈沖波、脈沖寬度為0.5μs、脈沖重復周期為5 μs時，改變載波頻率分別記錄下不同載波頻率信道化輸出的各子帶的瞬時幅度曲線。限于篇幅，這里僅給出載波頻率156 MHz時各子帶的瞬時幅度曲線，如圖5所示。

3.3 相位差測試
    入射電磁波到達天線的波程不同，這種波程差的存在使得兩天線之間存在相位差，該相位差是偵察接收機用來測量目標角度的參數。在完成瞬時相位提取的基礎上，對兩個通道提取的瞬時相位做差即可得到相位差。該相位差求取的前提是2個通道的子信道必須對應。對2個通道輸入某一固定相位差，通過測試可以得到圖6所示的測試結果。

    本文介紹的基于高效信道化的偵察接收機瞬時帶寬可達到500 MHz，利用高效結構實現均勻信道劃分，并實現了瞬時幅度和相位差提取功能。通過系統仿真驗證了高效信道化模型的正確性；構造了一個實際的硬件平臺。經實際系統測試，驗證了瞬時幅度和相位差提取的正確性。由于FPGA具有結構化設計靈活的特點，在資源更多的FPGA中，可實現更高指標的系統。因此，該方法具有較高的工程應用價值。
參考文獻
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[6] 馬爽，徐欣.基于FPGA的高速A/D轉換芯片ADC08D1000應用[J].現代電子技術，2009，32(14).