文獻標識碼： A
在數字信號處理、導航通訊等許多領域會大量使用反正切函數進行必要的計算，當FPGA系統應用于上述領域時常常會遇到如何使用硬件來完成反正切函數計算的問題。本文設計了基于CORDIC算法的反正切函數計算模塊，并且根據IEEE-754單精度浮點數據格式對輸入輸出數據進行處理，實現了高精度的浮點反正切函數的計算。
1 反正切函數實現原理
CORDIC算法有旋轉模式和向量模式兩種計算模式。旋轉模式可以用來計算一個輸入角的正弦、余弦，向量模式可以計算給定向量的角度和長度。
CORDIC算法的基本迭代公式為：
從上式可以看出，CORDIC算法在向量模式可以計算出給定向量(X，Y)的長度和角度，即從平面坐標到極坐標的變換。
2 數據格式轉換接口模塊
本文設計的反正切函數硬件模塊輸入為IEEE-754單精度浮點數據，而模塊內部迭代使用的是定點整型數據，因此需要進行轉換。
在圖1的輸入數據轉換接口示意圖中，X、Y為輸入的IEEE-754浮點數據格式，輸入范圍是(－∞，＋∞)，經過接口模塊轉換為整型定點數據Xn、Yn，其表示范圍是[-1 +1]。
矢量(X，Y)在平面坐標系中的角度為arctan(Y/X)，它只與Y和X的比值有關，與Y和X的實際長度無關。用這個性質可以以X和Y中絕對值最大的值作為歸一化數值，將X和Y的范圍重新映射在[-1 +1]之間，實現(X，Y)到(Xn，Yn)的轉換。
計算結束后輸出結果Z。Z是32位定點整型數據，且232被定義為2π，將其規格化為IEEE-754格式的過程如圖2所示。在對Z進行規格化之前，需要進行前導零檢測，以確定規格化時尾數左移的位數和指數位的大小，前導零的檢測硬件上可以用casex語句實現。
3 整體設計以及仿真綜合
浮點反正切函數的硬件結構包括了三個主要部分，即浮點數據格式轉換接口模塊、CORDIC內核計算模塊和浮點輸出數據轉換接口模塊，如圖3所示。
采用Quartus II對設計進行FPGA綜合，FPGA芯片選擇EP2C70F896C6，硬件環境為Altera公司的DE2-70平臺，總共需要1 522個邏輯單元，占用芯片資源的2%，最高工作頻率為100 MHz。
4 Nios II中反正切函數的自定義指令實現
反正切函數與Nios II CPU的接口采用multi-cycle custom instruction，dataa和datab為輸入數據，result為結果輸出，要從C語言中直接調用自定義指令，需要一個宏定義接口。可以在system.h文件中找到自定義指令的宏定義，如：
#define ALT_CI_CORDIC_ATAN2_N 0x00000000
#define ALT_CI_CORDIC_ATAN2(A,B) __builtin_custom_inii
(ALT_CI_CORDIC_ATAN2_N,(A),(B))
為了正確調用自定義指令，在主程序中重新做以下宏定義：
#define ATAN2(A,B) __builtin_custom_fnff(ALT_CI_CORDIC_ATAN2_N,(A),(B))
與system.h文件中系統自動生成的宏定義不同之處在于將宏定義的接口說明由“__builtin_custom_inii”改為了“__builtin_custom_fnff”。系統自動生成的宏定義默認輸入輸出皆為整型數據，改為“__builtin_custom_fnff”就是通知系統這是一條輸入輸出都是單精度浮點數據類型的用戶自定義指令。這樣由CPU調用時就不會出現數據類型不匹配的錯誤。
通過在Nios II CPU中加入的JTAG_UART模塊，可以從調試終端窗口中獲得運行結果。硬件IP核平均計算用時73個周期，而軟件計算平均用時21 000個周期，計算速度提升300倍以上。此時CPU工作頻率為100 MHz，且配置為最高性能，浮點反正切函數硬件模塊僅工作在50 MHz。浮點反正切函數硬件模塊的計算精度完全可以滿足單精度浮點數據的要求，計算誤差小于10e-6，因此可以用于對精度和速度都要求很高的各種信號處理領域。
反正切函數是應用范圍最廣的一個反三角函數，而用硬件實現浮點反正切函數對相應算法的速度會起到一個很大的提升作用，硬件浮點反正切函數可以很方便地作為一個IP核被系統調用，實現高速并行的超越函數計算。目前，已經設計完成并用Nios II處理器驗證過浮點超越函數計算IP，包括浮點正弦函數、浮點余弦函數、浮點反正切函數和浮點反正弦函數。Nios II處理器通過加入這些IP核模塊就能實現大部分浮點超越函數計算，使用硬件IP核計算比用軟件計算在速度上至少可以提升300~1 000倍，這樣就可以將Nios II處理器用于原先只有用DSP才能處理的一些場合，可以充分發揮FPGA系統的靈活性以及并行數據處理的能力。
參考文獻
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