基于FPGA的數字三相鎖相環的優化設計
所屬分類:技術論文
上傳者:aet
文檔大小:307 K
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文檔介紹:數字三相鎖相環中含有大量乘法運算和三角函數運算,占用大量的硬件邏輯資源。為此,提出一種數字三相鎖相環的優化實現方案,利用乘法模塊復用和CORDIC算法實現三角函數運算,并用Verilog HDL硬件描述語言對優化前后的算法進行了編碼實現。仿真和實驗結果表明,優化后的數字三相鎖相環大大節省了FPGA的資源,并能快速、準確地鎖定相位,具有良好的性能。
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