概述
同步是通信系統(tǒng)中一個重要的問題。在數(shù)字通信中，除了獲取相干載波的載波同步外，位同步的提取是更為重要的一個環(huán)節(jié)。因為只有確定了每一個碼元的起始時刻，才能對數(shù)字信息作出正確的判決。利用全數(shù)字鎖相環(huán)可直接從接收到的單極性不歸零碼中提取位同步信號。
一般的位同步電路大多采用標準邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設計方法構(gòu)成，具有功耗大，可靠性低的缺點。用FPGA設計電路具有很高的靈活性和可靠性，可以提高集成度和設計速度，增強系統(tǒng)的整體性能。本文給出了一種基于fpga的數(shù)字鎖相環(huán)位同步提取電路。
數(shù)字鎖相環(huán)位同步提取電路的原理
數(shù)字鎖相環(huán)位同步提取電路框圖如圖1所示。
圖1 數(shù)字鎖相環(huán)位同步提取電路框圖
本地時鐘產(chǎn)生兩路相位相差p的脈沖，其頻率為fo=mrb，rb為輸入單極性不歸零碼的速率。輸入信碼的正、負跳變經(jīng)過過零檢測電路后變成了窄脈沖序列，它含有信碼中的位同步信息，該位同步窄脈沖序列與分頻器輸出脈沖進行鑒相，分頻比為m。若分頻后的脈沖相位超前于窄脈沖序列，則在“1”端有輸出，并通過控制器將加到分頻器的脈沖序列扣除一個脈沖，使分頻后的脈沖相位退后；若分頻后
的脈沖相位滯后窄脈沖序列，則在“2”端有輸出，并通過控制器將加到分頻器的脈沖序列附加一個脈沖，使分頻后的脈沖相位提前。直到鑒相器的“1”、“2”端無輸出，環(huán)路鎖定。
基于fpga的鎖相環(huán)位同步提取電路
該電路如圖2所示，它由雙相高頻時鐘源、過零檢測電路、鑒相器、控制器和分頻器組成。
圖2 基于FPGA的鎖相環(huán)位同步提取電路
雙相高頻時鐘源
該電路由d觸發(fā)器組成的二分頻器和兩個與門組成，它將fpga的高頻時鐘信號clk_xm變換成兩路相位相反的時鐘信號，由e、f輸出，然后送給控制電路的常開門g3和常閉門g4。其中f路信號還作為控制器中的d1和d2觸發(fā)器的時鐘信號。實際系統(tǒng)中，fpga的高頻時鐘頻率為32.768mhz，e、f兩路信號頻率為32.768/2=16.384mhz。
過零檢測電路
該電路見圖2中gljc部分，它由d觸發(fā)器和異或門組成。過零檢測的輸出脈沖codeout的寬度應略大于f路信號一個周期，但為了減少鎖相環(huán)的穩(wěn)態(tài)誤差，該輸出脈沖不宜過寬。實際系統(tǒng)中，過零檢測電路的時鐘信號clkin由fpga的高頻時鐘四分頻得來，這樣輸出的脈沖寬度約是f路信號的兩個周期。
鑒相器
該電路由兩個與門組成，分別是超前門g1和滯后門g2。過零檢測電路的輸出信號b與位定時信號clkout一起進入鑒相器，若clkout超前b，則滯后門g2被封鎖，輸出為0，超前門g1的輸出端有窄脈沖輸出；若clkout滯后b，則超前門g1被封鎖，輸出為0，滯后門g2的輸出端有窄脈沖輸出。
分頻器
該電路對應于圖2中div64部分。輸入的信號頻率是256khz，e、f兩路信號的頻率均為16.384mhz，故該電路完成16384/256=64的分頻功能。當控制電路無超前或滯后控制脈沖輸出時，d1的q端為0，d2的q端也為0，常開門g3處于打開狀態(tài)，常閉門g4處于關閉狀態(tài)，e路信號通過常開門g3、異或門g5到達64分頻器的輸入端，經(jīng)分頻后產(chǎn)生穩(wěn)定的位定時信號。
控制器
分頻器輸出的位定時信號clkout與過零檢測脈沖b進行相位比較。當位定時信號clkout超前于b時，超前門g1有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d1觸發(fā)器的q端由低變高，經(jīng)過非門后，使常開門g3關閉一個時鐘周期，將e路脈沖扣除一個，使clkout相位向滯后方向變化一個時鐘周期。
當位定時信號clkout滯后于b時，滯后門g2有正脈沖輸出。在觸發(fā)脈沖f的上升沿，d2觸發(fā)器的q端由低變高，使常閉門g4打開一個時鐘周期，在分頻器輸入端添加一個脈沖。
圖3 輸入的信碼與提取的位同步信號
實際結(jié)果
以上是全數(shù)字鎖相環(huán)的電路工作原理，全部電路在altera的ep1k30tc144-1芯片上實現(xiàn)。該芯片的工作頻率選為32.768mhz，也作為位同步提取電路的本地高頻時鐘，另外，該時鐘信號四分頻后還作為過零檢測電路的時鐘。輸入的單極性不歸零碼的碼元速率為256kb/s。從輸入信碼中提取的位同步信號如圖3所示，從波形上看，該全數(shù)字鎖相環(huán)位同步提取電路能很好地從輸入的信碼中提取位同步信號。