目標
本實驗活動介紹鎖相環（PLL）。PLL電路有一些重要的應用，例如信號調制/解調（主要是頻率和相位調制）、同步、時鐘和數據恢復，以及倍頻和頻率合成。在這項實驗中，您將建立一個簡單的PLL電路，讓您對PLL操作有基本的了解。
背景知識
PLL是一種反饋系統，用于調節或鎖定壓控振蕩器（VCO）輸出與輸入基準信號之間的相位差，如圖1所示。VCO是一種振蕩器，其輸出頻率是某個輸入控制電壓的函數。通常，當VCO用于PLL等反饋環路時，電壓頻率轉換函數必須至少是單調的。VCO的一個特例是電壓頻率轉換器（VFC），其電壓/頻率特性是線性的。反饋環路中的分頻器的分頻系數N一般是整數，包括1，若為1則與沒有分頻器或從VCO輸出直連鑒相器輸入的情況相同。
圖1.PLL基本框圖
PLL是許多深奧書籍和討論的主題，非常復雜，無法在這幾頁中詳盡說明。本實驗的末尾有額外閱讀材料的鏈接。
材料
▲ADALM2000主動學習模塊
▲無焊試驗板
▲跳線
▲一個2.2 kΩ電阻
▲一個47 kΩ電阻
▲一個10 kΩ電阻
▲一個4.7 nF電容（標記為472）
▲一個100 pF電容（標記為101）
▲一個CD4007 CMOS陣列
▲2個ZVN2110A NMOS晶體管
▲2個ZVP2110A PMOS晶體管
▲一個AD654 VFC
▲一節9 V電池（帶連接器）
第1步指導
在無焊試驗板上，首先基于AD654搭建VFC電路，如圖2所示。將電路搭建到試驗板的一側，以便為PLL的其他部件留出空間，我們將在本實驗活動的后續步驟中添加這些部件。控制電壓通過由R1和C1組成的單極點低通濾波器施加。這相當于圖1中饋送至VCO模塊的低通濾波器模塊。
圖2.VFC電路
硬件設置
開啟固定5 V電源，并將9 V電池連接到電路。將AWG1輸出連接到VIN，如圖2所示。將AWG1配置為DC源，初始設置為2.5 V。將示波器通道輸入CH1+連接到VSQR輸出，如圖2所示。還應將CH1-輸入接地。
圖3.VFC試驗板電路
程序步驟
使用AWG 1直流偏置控制，將VIN電壓從1 V調整到4 V，同時在VSQR觀察VFC輸出的頻率。使用示波器控制屏幕上的頻率測量功能來完成此操作。根據公式1，圖2中的Rt和Ct設置VFC的標稱輸出頻率。
例如，VIN為設置范圍的中間值2.5V，并給定Rt Ct值（2.5/（10 × 10 kΩ × 100 pF）），輸出頻率應接近250 kHz。驗證您的測量結果是否與該值一致。如果不一致，請重新檢查電路連接和元件值。
圖4.VFC輸出
第2步指導
接下來，在試驗板上添加來自上一個實驗的異或門鑒相器電路，如圖5所示。構建異或門后，將其連接到V轉F電路，如圖6所示，以構成完整的PLL。在給電路添加任何東西之前，務必關閉5 V電源并斷開9 V電池。
圖5.添加XOR鑒相器
圖6.完整PLL電路
硬件設置
開啟固定5 V電源，并將9 V電池連接到電路。將AWG1輸出連接到FREF，如圖4所示。將AWG1配置為方波，其幅度為5 V峰峰值，偏置為2.5 V（0 V至5 V擺幅）；將初始頻率設置為第1步中測得的值（即VIN設置為2.5 V時，應在250 kHz左右）。將示波器通道輸入CH1+連接到FREF輸入，并將示波器通道CH2+連接到VSQR輸出，如圖6所示。還應該將CH1-和CH2-輸入接地。將示波器設置為在通道1（FREF信號）的上升沿觸發。
圖7.完整的PLL試驗板電路
程序步驟
在FREF的頻率設為對應于AD654引腳4上2.5 V控制電壓的情況下，VSQR處看到的輸出頻率應鎖定輸入基準頻率FREF。在示波器屏幕上，您應該看到兩個方波是穩定的（即彼此鎖定），并且VSQR相對于FREF偏移約90°。請記住，當XOR鑒相器的兩個輸入相差90°時，其濾波輸出將處于其輸出范圍的一半或約2.5 V。
圖8.完整的PLL FREF和VSQR曲線
以小增量增大和減小基準頻率FREF，以確定PLL會鎖定的最小和最大頻率。當更改基準輸入的頻率時，注意FREF和VSQR之間的相對相位差。執行此操作時，測量AD654引腳4上的濾波直流控制電壓，并將這些讀數與步驟1中掃描VFC直流控制電壓時測得的讀數進行比較。
將示波器通道2連接到圖6中C點處異或門的輸出端。將所看到的方波與異或門A （VSQR）和門B （FREF）的輸入進行比較。當PLL鎖定在最小和最大鎖定頻率以及鎖定范圍的中心頻率時，C處的波形如何變化？
附加第3步指導
圖6中的簡單PLL電路不是十分有意義，因為輸出信號只是輸入信號的相移版本。如圖1所示，如果在從VFC輸出端到鑒相器輸入端的反饋路徑中插入一個數字分頻器模塊，則輸出信號將是一個更高的倍頻信號。使用任何可用的數字分頻器IC，如CD4020、CD4040、CD4060甚至SN7490（幾乎任何分頻器IC都可以），斷開與異或輸入A的連接，并插入分頻器模塊，如圖9所示。
圖9.PLL倍頻器
根據您構建的分頻器的分頻系數N，您需要相應地改變FREF輸入頻率。例如，當N=8時，如果FREF之前是250 kHz，新的FREF將是250/8或31.25 kHz。異或門鑒相器輸出端的脈沖頻率也將是原來的八分之一。
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