針對目前國內SDH系統中還沒有一個專門的E1分接復用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態轉移圖完成該發接復用器的設計的新型設計方法及其FPGA實現。并給出了用Xilinx FoundaTIon tools EDA軟件設計的電路仿真波形及Spartan XCS30XL完成FPGA實現的結果。

1 數字分接復用器結構原理

本數字分接復用器的功能是：在發送端把12Mbps經過編碼的有幀結構的Ethernet(以太網)碼流分接為7路標準E1接口速率數據流，SDH 設備再把這7路數據映射到155Mbps的速率去通過光纖傳輸到下一個SDH設備;在接收端由SDH設備從155Mbps的數據流中取出7路標準E1速率數據正確恢復為原來的12Mbps的Ethernet(以太網)碼流。

發送端12Mbps有幀結構數據幀間由全1空閑碼填充。從數字分接復用器發送輸出的7路E1數據由于傳輸處理過程中路中不同，必然會造成7路E1數據在傳輸過中的各路時延不一致，這就使得各路數據不同步。在設計中如何在接收端使得7路E1數據同步，從而正確恢復原發送端12Mbps數據就成了一個難題。針對這一問題制定出了如下的解決方案。

1.1 數字分接器原理框圖及說明

如圖1所示，把數字分接器從總體上劃分為：時鐘產生、幀頭/幀尾檢測、串并變換、固定插零、FIFO插入SYNC五個模塊。

在發送端，分接器的時鐘產生電路把14Mbps系統時鐘XCLK轉變為12Mbps時鐘，用這一時鐘對端口來的12Mbps成幀數據DATAIM做幀頭(1100010001)/幀尾(1000000001)檢測，檢測出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數字復接器能正確復接就需要在分接器輸出的7路數據中分別插入同步頭SYNC(0111111110)。為了使數據和插入的SYNC區別開來，須要在7路數據中每隔 7bit就固定地插入“0”。這樣，就保證了插入的SYNC不會與正常的掌握相混淆，從而也使得分接出的7路數據變為標準的E1數據。

1.2 數字復接器原理框圖及說明

數字復接器原理框圖如圖2所示。與分接器相呼應，可把復接器從總體上劃分為：SYNC檢測、SYNC扣除、并/串轉換、扣除零、幀頭/幀尾檢測5個模塊。

在接收端，復接口的SYNC檢測模塊在7路E1數據流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路 E1數據同步。之后，就可以對這7路E1數據進行并/串轉換了。對于轉換后的14Mbps數據還需要扣除在分接器中固定插入的零。根據要求對于 12Mbps的數據再一次做幀頭/幀尾檢測以便在兩幀數據之間插入全“1”的空閑碼。這樣的就正確恢復出發送端的12Mbps碼流。

在發送端和接收端所有SYNC的處理都用FIFO技術來實現。電路設計采用硬件高級描述語言VHDL和狀態機來完成，用FPGA驗證實現。為提高電路的可實現性，設計全部采用D觸發器和邏輯門來實現，并且綜合約束工具來控制FPGA內部電路的路徑延時。

2 VHDL語言設計相對于傳統設計的優點

(1)采用自頂向上(Top Down)的設計方法

與傳統的系統硬件設計從具體的設計單元開始不同，VHDL設計是從系統的總體要求出發，先進行系統建模仿真，仿真通過后再利用VHDL層次化、結構化及行為化的描述方法將各個模塊模型用可實現的VHDL電路描述替換。這對于一個非常大的硬件系統設計從總體上把握設計的可行性是非常重要的。

(2)采用系統的早期仿真

通過對系統建模的早期仿真便于在系統設計的早期發現設計中潛在的問題，與傳統的自下而上設計的后期仿真相比可大大縮短系統設計的周期。

(3)降低了硬件電路的設計難度

不需要象傳統的設計方法在設計前就要寫出電路的邏輯表達式、真值表及卡諾圖化簡，VHDL在設計計數器的時候只關心計數器的狀態就可以了。這樣也大大縮短系統設計的周期。這對于時間效益的現代社會是非常重要的。

(4)VHDL設計文檔的靈活性

用VHDL設計硬件電路，主要的設計文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉化為原理圖。另外，它資源量小，便于保存，可以方便地被其它設計所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。

3 分接復用器的VHDL及狀態轉移圖設計

3.1 分接復用器頂層VHDL建模(Top level)及系統功能仿真

(1)系統發送頂層建模的VHDL端口描述

Library IEEE;

Use IEEE.std_logic_1164.all;--引用庫說明;

EnTIty TRAN_TOP is

Port (RESET : IN STD_LOGIC;--ststem reset signal;

XCLK_IN : IN STD_LOGIC;--14.336MHz input high clock;

DATAIN : IN STD_LOGIC;--12.544MHz input data;

CLK12M :OUT STD_LOGIC;--12.544MHz input clock;

READCLK_OUT:OUT STD_LOGIC;--2.048 MHz output clock;

ROUT:OUT STD_LOGIC_VECTOR(6 downto 0)-2.048 MHz 7 route -output data;

);

end TRAN_TOP;

(2)系統發送頂層建模的VHDL仿真波形

如圖3所示，送來的10M二進制的一幀數據(DATAIN)為“1100010001(幀頭)1111111111，1111111111，1111111111，11111111，1000000001 (幀尾)”。把分接為7路2M的數據如下：

ROUT0：0，0111111110(插入的SYNC)1011111，0(每7bit固定插入‘0’)10,111…(空閑碼)

ROUT1：0，0111111110(插入的SYNC)1011111，0(每7bit固定插入‘0’)10，111…(空閑碼)

ROUT2：0，0111111110(插入的SYNC)0111111，0(每7bit固定插入‘0’)10，111…(空閑碼)

ROUT3：0，0111111110(插入的SYNC)0111111，0(每7bit固定插入‘0’)10，111…(空閑碼)

ROUT4：0，0111111110(插入的SYNC)0111111，0(每7bit固定插入‘0’)00，111…(空閑碼)

ROUT5：0，0111111110(插入的SYNC)1111111，0(每7bit固定插入‘0’)01，111…(空閑碼)

ROUT6：0，0111111110(插入的SYNC)0111111，0(每7bit固定插入‘0’)0，1111…(空閑碼)

這樣，從仿真波形可知電路完成了每幀二進制10M數據分接為7路2M數據時在每路2M數據中插入SYNC(0111111110)、每7bit固定插入‘0’以及在10M數據每幀分接完后插入全1空閑碼的操作。

(3)系統接收頂層建模的VHDL端口描述

Library IEEE;

Use IEEE.std_logic_1164.all; --引用庫說明;

Entity RCV_TOP is

Port (RESET:IN STD_LOGIC; --system reset signal;

XCLK : IN STD_LOGIC: --14.336MHz input high clock;

CLKIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input clock;

DATAIN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input data;

CLK_OUT:OUT STD-LOGIC; --12.544MHz output clock;

DATAOUT:OUT STD_LOGIC; --12.544MHz output data;

);

end RCV_TOP;

(4)系統接收頂層建模的VHDL仿真波形

如圖4所示。7路包含有SYNC(0111111110)及每7bit插入‘0’的兩幀2M數據通過接收系統被正確地復接為10M數據。HEAD_FLAG和END_FLAG分別為復接幀數據的幀頭幀尾指示信號。

這時的7路仿真數據相互之間的延遲不同，其中第DATAIN0延遲最大(8bit)，通過系統仿真可以證明7路2M數據間的延遲差最大可到125bit，遠遠起過技術要求的1～6bit。這樣，從系統上確保了設計的可行性。

3.2 狀態轉移圖設計方法

為去除毛刺，本設計中的計數器全部采用格雷碼計數器。因為格雷碼計數器從前一個狀態到后一個狀態的變化同時只有一位矢量發生狀態反轉(如：對于一個 8位計數器它的計數狀態變化是：000→001→011→010→110→111→101→100)，故對它譯碼時可以防止競爭冒險現象，從而消除了電路在譯碼時可能產生的刺。對于有大量狀態轉移的電路，采用狀態轉換圖輸入法方便、直觀;在FOUNDATION工具中，狀態圖輸入又可以轉化為VHDL語言，這又大大提高了電路設計的靈活性。

4 功能仿真、后仿真和FPGA實現

本設計采用自頂向下(top-down)的設計方法。但為確保設計的可行性，對于每一個子模塊都進行了功能仿真和后仿真。用foundation工具做功能仿真時，電路中沒有器件延時和線延遲，只能從電路的功能上驗證設計的正確性;而后仿零點能模擬實際電路中的器件延時和線延時，從而能進一步驗證設計在實際工作中的正確性。最后本設計在FPGA(Xilinx Spartan XCS30TQ144)實現，其工作頻率可達到20MHz，并在SDH系統的光纖環網上通過了測試。
5 FPGA驗證及問題討論

(1)FPGA驗證時的7路2M數據間的延遲差

為了驗證7路數據在傳輸中有不同延時，分接復用器依然能正常工作，就需要模擬出7路不同的延時來。有三種不同的實現方法來完成：·這7路不同的延時可以在FPGA內中用不同的非門串起來實現;

·可以采用74系列器件在FPGA外部完成不同延時的模擬;

·在FPGA內部用不同級數的D觸發器來模擬7路不同的延時。

在本設計中采用的是第三種。該方法的好處是易于控制不同路的延時，只要改變不同路中D觸發器的級數就可以改變7路不同的延時。

(2)為提高分接復用器的傳輸效率，可采用不固定插“0”法，例如HDLC中的插“0”法

(3)可以通過在綜合時進一步加約束來提高分接復用器的工作頻率。

本文中的分接復用器為系統通信提供了靈活的速率選擇。可根據不同需要，以2Mbps為基數來配置各種數據速率。本設計中采用VHDL輸入法及狀態圖輸入法，大大縮短了設計周期，提高了設計的可靠性，并且大大增加了設計的可移值性。該設計的成功表明硬件描述高級語言(VHDL)是硬件設計的一種十分有效的手段。