摘? 要: 介紹了新一代可編程邏輯器件Stratix系列,并在此基礎上詳細敘述了基于Stratix系列設計高階FIR濾波器的方法和步驟,通過舉例總結了CPLD在數字信號處理" title="數字信號處理">數字信號處理方面的優越性和良好的發展前景。

　　關鍵詞: CPLD? FIR

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　　近年來,隨著集成芯片制造技術的發展,可編程邏輯器件(PLD)在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優點,應用領域不斷擴大,越來越多的電子系統開始采用可編程邏輯器件來實現數字信號處理,從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數學計算得以實現。繼QuickLogic和XILINX分別開發了內含嵌入式FIR core的CPLD之后,ALTERA公司又推出了新一代可編程邏輯器件Stratix系列,其性能完全滿足高速數字信號處理系統的設計要求。

1 Stratix系列器件的主要特性

　　同其它含有嵌入式FIR core 的CPLD相比較,Stratix系列CPLD采用了1.5V內核,0.13μm全銅工藝,由QuartusII 2.0以上版本軟件支持,可以重復編程,通過JTAG接口或者EPROM加載程序,內部有DSP 模塊、PLL、大帶寬高速I/O" title="I/O">I/O接口和大容量存儲模塊。主要內部資源參見表1。

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　　該系列CPLD主要特點包括:

　　·高性能體系:Stratix系列器件的新結構采用了DirectDriveTM技術和快速連續MultiTrackTM互聯技術。MultiTrackTM互聯技術可以根據走線不同長度進行優化,改善內部模塊之間的互聯性能。Altera公司特有的DirectDriveTM技術保證片內所有的函數可以直接連接使用同一布線資源。這兩種技術與QuartusII 2.0以上版本軟件提供的LogicLock(tm)功能相結合,便于進行模塊化設計,簡化了系統集成。Stratix系統器件片內的全局和本地時鐘資源提供了多達40個獨立的系統時鐘,有利于實現最豐富的系統性能;全新的布線結構,分為三種長度的行列布線,在保證延時可預測的同時,增加了布線的靈活性。

　　·大容量存儲資源:Stratix器件中的TriMatrix存儲結構具有高達10Mbit的RAM和高達12Tbps的峰值存儲帶;有三種不同的嵌入存儲模塊類型,它們都具有混合寬度和混合時鐘模式嵌入移位寄存器功能,可用于多種不同的場合:

　　512bit M512模塊(512×1bit到32×18bit):512位模塊加上校驗,可用于接口速率適配的FIFO。

　　4Kbit M4K模塊(4096×1bit到128×36bit):4K位模塊加上校驗,可用于小型數據塊存儲和多通道I/O協議。

　　512Kbit MegaRAM模塊(64K×9bit到4K×144bit):512K位RAM加上校驗,可用于存儲大型數據塊或者NiosTM嵌入式處理器軟核代碼等。

　　其中,4Kbit M4K模塊和512Kbit MegaRAM 模塊支持完全的雙端口模式。所有存儲資源分布在整個器件中,設計者可根據設計的存儲器類型和容量大小,通過Altera Quartus II軟件的MegaFunction函數,靈活選擇不同參數,配置成特定存儲容量的RAM、DPRAM、FIFO等特殊模塊。

　　·高帶寬DSP模塊:Stratix DSP模塊包括硬件乘法器" title="乘法器">乘法器、加法器、減法器、累加器和流水線寄存器。各個功能單元之間有專用的走線,具有針對Stratix器件內部大量存儲器的專用存儲器結構接口,因此通過優化設計,DSP模塊可提供高達2.0GMACS的DSP性能,并且具有盡可能小的布線擁塞。其電路結構如圖1所示。

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　　Altera Quartus II 軟件的MegaFunction提供了多種DSP模塊操作模式。每一DSP模塊可針對不同的應用,通過選擇合適的DSP模塊操作模式,實現8個9×9位乘法器、4個18×18位乘法器或一個36×36位乘法器。當配置為36×36位乘法器模式時,DSP模塊還可完成浮點算法。專用的乘法器電路支持帶符號和不帶符號乘法操作,并可在不帶來任何精度損失的情況下,動態地在兩種運算之間切換。

　　Stratix器件的DSP模塊提供了高于DSP處理器的數據處理能力,并且更為靈活和經濟。每一Stratix DSP模塊可提供多達8個運行在250MHz的并行乘法器,數據吞吐能力高達2GMACS。最大的Stratix器件EP1S125包括28個DSP模塊,可完成高達224個并行乘法操作,并提供56GMACS的總數據吞吐能力;而傳統的DSP處理器最多僅可同時進行8個并行乘法操作,數據吞吐量也只有8.8GMACS。除了DSP模塊中的專用乘法器以外,還可利用邏輯單元(LE)實現乘法器和DSP功能。例如,可在Stratix器件中利用大約9600個邏輯單元實現一個256階 FIR濾波器。Stratix系列的EP1S120包括大約114140個邏輯單元,可以容納11個這樣的濾波器。每一濾波器可運行在200MHz,這意味著通過利用LE可提供563GMACS的器件總吞吐能力。結合DSP模塊提供的56GMACS數據吞吐能力,Stratix器件可提供高達620GMACS的數據總吞吐能力。因此Stratix器件適用于大數據量數字信號處理。

　　·支持多種I/O標準和高速接口:Stratix器件支持現有和將來的多種高速接口,如SFI-4、SPI-4、HyperTransport和RapidIO;多種高速外部存儲器件接口,如DDR SDRAM/SDR SDRAM、ZBT、QDR、QDRII和DDR SRAM/DDR FCRAM;也支持多種單端和差分" title="差分">差分I/O標準,如LVDS、HyperTransport、LVPECL、PCML、SSTL和STL,能夠在不同接口電平和協議下高速傳送數據。典型的True-LVDSTM專用電路包括SERDES電路、差分I/O緩沖器、數據定位電路和精確調整時鐘數據關系的鎖相環(PLL),具有840Mbps性能,提供很高的數據吞吐能力,能夠確保數據在所需的高比特率下可靠地傳送和接收。

　　·時鐘管理功能:每個Stratix器件有多達12個PLL和40個全局時鐘,采用全功能的嵌入式鎖相環(PLL)管理片內和片外時鐘,可以進行頻率合成、倍頻、分頻、調整相位和延遲。Stratix器件提供了兩種PLL:增強型PLL支持外部時鐘反饋、時鐘轉換、PLL重置、可編程帶寬等功能;快速型PLL用于優化高速差分I/O端口和全局時鐘,實現最豐富的系統性能。

　　·終端技術:Stratix器件的片內終端技術提供了串行、并行、差分、單端片內端接電阻,實現了驅動阻抗匹配,減小了傳輸線終端反射,改善了信號的完整性,提高了差分和單端I/O傳輸信號的質量和可靠性。同時,由于去除了多個分立終端電阻,減少了部件數量,從而減小了印刷電路板的復雜性,優化了印刷電路板的布局和布線。

　　·NiosTM軟核嵌入處理器:NiosTM軟核嵌入式處理器為Stratix、APEX等高端CPLD設計,可以實現SOPC(System-on-a-Progamable-Chip)集成。它提供了16位專用指令集、ALU、同步地址發生器、16或32bit數據總線、各種外設(如定時器、SRAM、FLASH)和接口(如UART、PIO、SPI、PWM、SDRAM接口和IDE硬盤控制器等),把微處理器的優點和PLD異常強大的DSP處理器功能結合在一起。DSP設計者采用Stratix DSP模塊和Nios軟核處理器,可以充分利用高性能DSP模塊和軟核處理器為軟件算法實現所需的控制邏輯,通過硬件CPLD完成軟件DSP算法。

　　·器件配置和遠程系統升級:配置了差錯恢復電路,確保了遠程可靠、安全地系統升級和差錯修復。如果恢復電路在重配置錯誤時,差錯恢復電路將安全地回到初始的設置。

2 Stratix器件的典型應用

　　在高速信號處理系統中,通用DSP已經無法滿足實時性、快速性的要求。設計者經常采用DSP+CPLD的結構,將任務分解成DSP完成的計算方式及控制結構比較復雜的信號處理算法和CPLD完成的時序組合邏輯及某些簡單的運算,從而使系統處理能力顯著提高。采用Stratix器件設計了高速數字信號預處理模塊。

2.1 Stratix器件應用設計

　　高速數字信號預處理模塊用于對原始數據進行濾波降采樣處理,達到降低采樣率、減少數據量、提高系統實時性的目的。具體結構如圖2所示。原始數據通過FPDP端口接收并經過大容量FIFO緩存,在完成格式轉換后,一方面存入大容量DPRAM,并通過PCI總線送回主機,進行現場數據保存;另一方面拋棄輔助數據,提取真實數據包后,傳送到降抽樣濾波器,其結果由通用浮點DSP芯片ADSP21160讀取,通過特有的Link Port傳送到主處理板。所有FIFO、DPRAM、DSP模塊均使用EP1S25內部資源。這種CPLD+DSP的混合結構設計可以同時具有DSP運算能力強和EP1S25速度高、資源豐富、設計靈活的特點,能適應大數據流的處理。

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2.2 FIR濾波器仿真設計和參數計算

　　設計的核心部分是基于Stratix EP1S25設計的兩個結構相同的低通濾波器,分別對I/Q兩路原始數據進行濾波處理,使得其帶寬降低。為了選取適當的濾波器階數,必須在濾波效果和運算量之間進行折中。單純從濾波效果的角度講,濾波器階數越高,越能逼近理想的矩形通帶,提高抽樣后信號的信噪比。但是階數越高,運算量就越大,因此必須限制濾波器的階數。綜合考慮EP1S25中DSP模塊數量與信號指標要求,即可確定濾波器的階數。完成分析之后,在MATLAB下計算濾波器的參數,然后將參數歸一化,重新分析濾波器性能是否滿足需求。圖3是參數歸一化前、后頻率響應特性的對比。歸一化后的參數可以直接作為FIR濾波器參數供CPLD設計使用。

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2.3 基于CPLD的抽樣FIR濾波器的結構設計

　　基于CPLD設計的FIR濾波器結構可以采用以下幾種類型:直接型FIR濾波器、倒置型FIR濾波器和降抽樣型FIR濾波器。直接型FIR濾波器是CPLD實現FIR濾波器的最常用結構,來源于FIR公式的推導,是一種常見的模型。考慮到FIR的參數是對稱的,可以采用對稱的直接型結構。倒置型FIR濾波器是直接型FIR濾波器的變形,與直接型不同之處在于:直接型的加乘器是完全對稱的,在設計中,可以統一在加法器、乘法器后插入緩存器,對計算結果進行暫存,實現對數據的流水處理;而倒置型不具備這個特點,它的乘加器運算必須在一個時鐘周期內完成,否則運算錯誤。降抽樣型FIR濾波器(圖4是8階2抽1 FIR濾波器)在結構上類似于直接型FIR的并聯,與前面兩種濾波器的最大不同之處是邊濾波邊抽樣。

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　　前兩種FIR濾波器通常用于串行輸入數據的情況下。直接型由于對稱結構,可以采用流水設計,所以工作頻率" title="工作頻率">工作頻率很高,但是數據延遲比較大,40階的濾波器可以達到20個時鐘周期,控制比較復雜;倒置型結構的優點是沒有數據延遲,控制簡單,但是工作頻率很低,與CPLD的乘加器性能有關;降抽樣型FIR濾波器適用于輸入數據是壓縮數據的情況,即輸入的數據由多個原始數據組成,可以避免數據拆包重組和濾波后的抽樣,便于CPLD設計,最大的特點是可以在較低的時鐘頻率下完成濾波抽樣,不會造成數據的積累。從結構上分析,降抽樣型FIR濾波器和直接型類似,也存在控制復雜的問題。

2.4 降抽樣型FIR濾波器的仿真結果

　　設計中通過調用Altera Quartus II 軟件的MegaFunction中的乘加器實現了一個32階降抽樣FIR濾波器。通過仿真,該濾波器完成對輸入的4096點數據流的濾波和1/4降抽樣的實時處理,只需要1024個時鐘周期,輸出延遲10個時鐘周期,處理速度大大高于通用DSP,仿真的最高工作頻率fmax達到了132MHz。在系統實際測試中,CPLD的最高工作頻率fmax超過80MHz,數據吞吐量達到2560Mbit/s。

　　采用Stratix系列的EP1S25設計的高速數字信號預處理模塊,在實驗中,EP1S25承擔了70%的運算量,使系統達到了實時數字信號處理的要求。實驗同時證明,采用基于CPLD的FIR濾波器和高性能DSP+CPLD的混合結構,可以同時具有DSP軟件算法編程方便和CPLD結構靈活配置、適合固定算法的特點,對不同的算法都有較強的適應能力。

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參考文獻

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2 Stratix Programmable Logic Device Family Data Sheet.ALTERA,2002

3 Using the DSP Blocks in Stratix Devices.ALTERA,2002

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6 Synplify and Quartus II LogicLock Design Flow.ALTERA, 2001