Cadence推出面向PCB的約束驅(qū)動(dòng)的高密度互連設(shè)計(jì)流程
2008-08-19
作者：Cadence設(shè)計(jì)系統(tǒng)公司
全球電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計(jì)系統(tǒng)公司(納斯達(dá)克: CDNS)，今天公布了對(duì)CadenceR AllegroR 以及OrCADR 系列產(chǎn)品的一次全方位的改良，目標(biāo)是通過(guò)新特點(diǎn)和新功能來(lái)提高性能與效率。作為Cadence SPB 16.2產(chǎn)品發(fā)布的一部分，這種新技術(shù)有助于為PCB設(shè)計(jì)提供更短、更具可預(yù)測(cè)性的設(shè)計(jì)周期" title="設(shè)計(jì)周期">設(shè)計(jì)周期。對(duì)于使用高密度" title="高密度">高密度互連（HDI）的設(shè)計(jì)師來(lái)說(shuō)，該技術(shù)實(shí)現(xiàn)了重大改進(jìn)，它對(duì)于高端消費(fèi)電子市場(chǎng)的客戶價(jià)值尤其明顯，同時(shí)也適合計(jì)算技術(shù)、網(wǎng)絡(luò)技術(shù)等領(lǐng)域，這些領(lǐng)域的用戶一直在尋找一種約束驅(qū)動(dòng)的的HDI設(shè)計(jì)流程" title="設(shè)計(jì)流程">設(shè)計(jì)流程。?
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在Allegro PCB 中為HDI設(shè)計(jì)引入的新技術(shù)包含了新的目標(biāo)、大量面向微過(guò)孔" title="過(guò)孔">過(guò)孔的全新規(guī)則以及改良的過(guò)孔轉(zhuǎn)換使用模型，并且對(duì)整個(gè)PCB設(shè)計(jì)流程進(jìn)行了改動(dòng)，實(shí)現(xiàn)全面的約束驅(qū)動(dòng)HDI設(shè)計(jì)流程。 為了提高協(xié)同設(shè)計(jì)效率，設(shè)計(jì)分割也經(jīng)過(guò)了改良，加入了新功能，可以將設(shè)計(jì)進(jìn)行橫向分割，并添加了軟邊界，讓用戶更高效地并行工作，進(jìn)一步縮短了設(shè)計(jì)周期。?
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“NVIDIA設(shè)計(jì)需要一個(gè)能夠提供強(qiáng)大約束驅(qū)動(dòng)的PCB設(shè)計(jì)流程的PCB設(shè)計(jì)解決方案，”NVIDIA系統(tǒng)設(shè)計(jì)部高級(jí)經(jīng)理Greg Bodi說(shuō)，“擁有約束驅(qū)動(dòng)流程驅(qū)動(dòng)的HDI功能對(duì)我們而言，是非常必要的，這樣才能滿足我們迅速上市的目標(biāo)。通過(guò)Allegro PCB 16.2版本對(duì)HDI設(shè)計(jì)的大幅強(qiáng)化，我們預(yù)計(jì)，在設(shè)計(jì)中可以將PCB布局設(shè)計(jì)周期時(shí)間最多縮短了25%。”?
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使用Allegro PCB SI，用戶可以迅速而精確地模擬和確認(rèn)BER匹配性，使用全新的高級(jí)眼圖掩模功能、新的全波電磁場(chǎng)仿真器，客戶可以縮短他們的上市時(shí)間，并為存在高頻信號(hào)的設(shè)計(jì)降低開發(fā)成本，例如PCI Express 2.0、SATA II、SAS II等。此外，Allegro PCB SI還為可互操作性、多供應(yīng)商的IBIS 5.0 AMI兼容型模型提供了仿真支持。?
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“BGA引腳間距的不斷縮小，迫使很多市場(chǎng)領(lǐng)域的客戶在他們的設(shè)計(jì)中使用高密度互連，”Cadence產(chǎn)品營(yíng)銷部主管Steve Kamin說(shuō)，“Cadence在約束驅(qū)動(dòng)的PCB設(shè)計(jì)流程方面已經(jīng)有多年的豐富經(jīng)驗(yàn)，但客戶還需要HDI功能。通過(guò)SPB 16.2版本的重大改良，如今Cadence可以同時(shí)提供了兩種功能，我們的一些客戶已經(jīng)看到了我們約束驅(qū)動(dòng)的HDI設(shè)計(jì)流程的好處。這些改進(jìn)，再加上其它的眾多優(yōu)勢(shì)，使其成為對(duì)PCB設(shè)計(jì)師而言非常重要的版本。”?
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通過(guò)這個(gè)新版本中引入的Group Editing 和Snap功能，用戶能夠快捷、準(zhǔn)確地實(shí)現(xiàn)RF電路的復(fù)用、修改和定位。使用新增加的布局驅(qū)動(dòng)RF PCB設(shè)計(jì)能力，用戶可以不再需要為添加到布局中的RF電路元件手動(dòng)更新原理圖。結(jié)合經(jīng)改良的雙向集成與Agilent的ADS環(huán)境，Allegro PCB RF讓用戶可以縮短創(chuàng)建混合信號(hào)數(shù)字-模擬-RF設(shè)計(jì)的時(shí)間。?
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SPB 16.0版本在改良Allegro和OrCAD PCB編輯器的易用性" title="易用性">易用性方面，進(jìn)行了大量的投入。此次更新版本繼續(xù)強(qiáng)調(diào)改進(jìn)Allegro系列所有產(chǎn)品的易用性，無(wú)論是前端的設(shè)計(jì)創(chuàng)建工具，還是后端的PCB布局工具。?
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OrCAD Capture提高了生產(chǎn)力和可用性，包含了一種更新的圖形用戶界面，改良了搜索功能，并且有設(shè)計(jì)內(nèi)FPGAs的新功能。全新的FPGA設(shè)計(jì)內(nèi)功能包括有創(chuàng)建分割符號(hào)、為領(lǐng)先的FPGA供應(yīng)商工具導(dǎo)入和導(dǎo)出FPGA引腳分配、以及改進(jìn)易用性讓FPGAs支持ECO工藝。?
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最后，工程師可以為設(shè)計(jì)中重要的高速網(wǎng)絡(luò)指定和嵌入物理與定距約束，提高一次性成功的可能性，同時(shí)避免了過(guò)去依靠口頭、電子郵件與電子數(shù)據(jù)表的易于出錯(cuò)的交流方式。這樣可以幫助縮短設(shè)計(jì)周期，消除硬件設(shè)計(jì)師與PCB布局設(shè)計(jì)師之間不必要的迭代。?
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??? 作為規(guī)則驅(qū)動(dòng)的自動(dòng)的HDI設(shè)計(jì)流程，下圖顯示了Allegro PCB以及IC封裝設(shè)計(jì)/SiP產(chǎn)品提供的過(guò)孔推擠和動(dòng)態(tài)淚滴添加功能。
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