1 引言
隨著現代武器與航天技術的發展，要求雷達應具有高精度、遠距離、高分辨力等性能。簡單矩形脈沖雷達存在雷達探測能力與距離分辨力之間的矛盾。為解決這一矛盾，大多數現代雷達采用脈沖壓縮技術，調制信號頻率或相位，從而產生大時寬帶寬信號，接收端通過具有匹配濾波器的接收機接收，產生窄時間脈沖，提高距離分辨率。以數字方式實現的脈沖壓縮具有可靠性高、靈活性好、可編程、便于應用。因此，這里介紹一種分布式算法實現時域脈沖壓縮，它是一種基于查找表的計算方法，通過將各輸入數據每一對應位產生的部分積預先相加形成相應部分積，然后再對各部分積累加形成最終結果，從而實現乘加功能。與傳統算法(所有乘積產生后，再相加完成乘加運算)相比，分布式算法可極大減少硬件電路規模，易于實現流水線處理，提高電路執行速度。
2 脈沖壓縮
2．1 脈沖壓縮處理過程
脈沖壓縮處理有時域和頻域兩種方式。其中．時域處理是由數字有限沖擊響應(FIR)實現的過程，即信號與系數的卷積；而頻域處理則是先用FFT計算出數字回波信號的頻譜S(ω)，再將其與匹配濾波器的頻響H(ω)相乘，最后進行快速傅里葉反變換(IFFT)，得到脈壓結果。一般而言，對于大時寬帶寬信號，采用頻域處理較好；對于小時寬帶寬信號，采用時域處理較好。脈沖壓縮信號實現方法有：線性調頻信號、非線性調頻信號和相位編碼信號。線性調頻信號是通過非線性相位調制或線性頻率調制(LFM)來獲得大時寬帶寬積。與其他脈沖壓縮信號相比，它具有匹配濾波器對回波信號的多普勒頻移不敏感的優點。這里采用的LFM信號是由一個匹配濾波器來處理，并具有不同多普勒頻移的信號。
IFM數字脈沖壓縮仿真流程包括線性調頻(LFM)信號產生、回波信號的模擬、正交相干檢波、I／O兩路信號低通濾波及抽取、視頻信號(零中頻)匹配濾波，如圖1所示。作為關鍵部分的匹配濾波器，它是一種線性相位的FIR濾波器，其濾波器系數為發射信號的復共軛，h(n)=x*(N-n)，而為了降低旁瓣，一般給系數加上相應權值。
2．2 脈沖壓縮處理仿真
設線性調頻信號的載頻fo=25 MHz，調制頻率帶寬B=5MHz，采樣頻率fs=20 MHz，滿足中頻采樣定理要求，脈沖寬度τ=60μs，目標距離12 km，時間延遲脈沖重復周期為320μs，信號幅度A=l。一個脈沖采樣點數為L=Tfs=1 200，線性調頻信號的時寬帶寬積即脈寬壓縮比D=300，則輸出脈沖寬度r'=60μs／300=200 ns。
由以上參數產生的線性調頻信號的目標回波信號，經正交相干檢波產生的I／Q兩路信號抽取。最后進行匹配濾波的各個過程的MATLAB仿真，脈沖壓縮結果如圖2所示。從圖2看出，脈沖壓縮后產生窄脈沖，輸出波形具有辛格函數性質．除主瓣外。在時間軸上還有延伸的一串副瓣。另外還可看出．經過海明加權后的第一副瓣比主瓣下降約40 dB，而主瓣寬度也相應拓展，比沒有加權的脈沖壓縮結果理想許多。
3 邏輯設計和仿真
3．1 分布式算法的硬件結構
根據分布式算法原理得出采用FPGA實現的分布式算法的硬件結構，如圖3所示。
圖3中N為該模塊的濾波器階數，那么DALUT有2N個存儲單元，如果濾波器抽頭數過多，查找表規模隨抽頭數的增加成指數遞增。因此實現高階濾波器時，要分割查找表。因為卷積運算是線性的，所以在將每個子表的輸出相加可得到總輸出。邏輯設計是基于Altera公司的Stratix系列FPGA為平臺，在OuartusII軟件中利用VHDL語言和原理圖進行邏輯設計。
3．2 5階FIR濾波器設計
Stratix器件的LPM_ROM模塊最少有32(25)個存儲單元，所以設定濾波器模塊階數N=5。5階濾波器模塊設計如圖4所示，其中lpm_dff0為12位鎖存器，5個鎖存器對輸入數據進行移位寄存，firda5為分布式算法模塊，DATAS[11：0]輸出引腳是濾波器模塊最后一個鎖存器輸出，作為濾波器模塊級聯時不同濾波器模塊之間的數據移位。
分布式算法模塊firda5實現數據的并串轉換、DALUT查表、加權累加。設計中采用狀態機實現分布式算法的狀態轉移，這樣簡化計算過程，在實現算法時發揮關鍵作用。根據分布式算法的狀態轉移關系，每輸入一個數據，在下一個數據輸入之前，需要在狀態s1停留12位數據寬度的時鐘時間和2個寄存的時鐘時間(在QuartusII軟件中，器件選用Stratix系列，利用LPM_ROM模塊，地址輸入是寄存輸入，數據輸出也包含寄存器)以及一個數據輸出時鐘時間：所以系統時鐘必須為數據時鐘的16倍，圖中div 16實現16分頻。
3．3 50階匹配濾波器設計
由于匹配濾波器就是有限脈沖響應(FIR)濾波器，具有線性特性，所以通過低階濾波器的直接級聯相加就可以實現高階濾波器，前一個濾波器的移位數據DATAS[11：0]作為下一個濾波器模塊的信號輸入，每個濾波器模塊都根據圖4設計,只需要根據不同的系數更改DALUT表中的數據。50階匹配濾波器的邏輯設計如圖5所示。其中，Imatch50模塊為匹配濾波器復系數實部對應的50階濾波器，而Qmatch50模塊為匹配濾波器復系數虛部對應的50階濾波器。輸出信號包括16位I信號和16位O信號。
對該匹配濾波器波形仿真，輸入數據為MATLAB仿真的12位數據，由于該濾波器做的是50x50點的卷積．所以輸出數據為50+50-1=99個，仿真波形如圖6所示。
4 結論
通過仿真分析脈沖壓縮過程和調試驗驗證整個設計．可看出利用基于分布式算法能夠大大減少數字脈沖壓縮的運算量，提高脈沖壓縮效率。由于匹配濾波器的系數是以中心，點對稱的，所以可采用線性相位FIR濾波器在FPGA中的實現算法，這樣同等性能的濾波器設計可減小一半的硬件規l模。同時，還可通過分時復用嵌入式乘法器來實現卷積，這樣就會節省更多的邏輯單元，并且有能力實現更多功能。