中文引用格式： 江晨陽，楊俊浩，汪柏康，等. 應用于JESD204B/C的高速寬頻帶可編程分頻器[J]. 電子技術應用，2025，51(12)：49-55.
英文引用格式： Jiang Chenyang，Yang Junhao，Wang Baikang，et al. High speed wide band programmable frequency divider for JESD204B/C[J]. Application of Electronic Technique，2025，51(12)：49-55.
引言
近年來，隨著模數轉換器(Analog-to-Digital Converter, ADC)的采樣速率突破吉比特每秒量級，傳統基于低壓差分信號(Low-Voltage Differential Signaling, LVDS)的并行接口已難以滿足高速數據傳輸需求。與此同時，現場可編程門陣列(Field-Programmable Gate Array, FPGA)在數據處理能力方面的顯著提升，使得多通道ADC與FPGA間的高速數據同步傳輸問題愈發凸顯。在此背景下，固態技術協會提出的JESD204B接口協議為上述技術瓶頸提供了創新解決方案。該協議的核心優勢體現在三個方面：首先，其采用高速串行鏈路架構，支持多通道吉比特每秒級數據傳輸，有效解決了傳統并行接口的同步傳輸瓶頸；其次，通過減少物理引腳數量，顯著優化了印刷電路板布局設計；再者，其標準化的分層協議架構增強了系統集成度與可擴展性。這些技術特性使得JESD204B接口在高速數據采集系統中展現出卓越的工程適用性，目前已逐步取代傳統LVDS接口，成為ADC與FPGA間高速互連的主流解決方案[1-2]。
SYSREF是JESD204B/C標準中用于系統級同步的全局參考信號，其頻率通常需與系統主時鐘(Device Clock)成整數分頻關系，且需滿足JESD204B/C協議規定的子類(Subclass)要求(如Subclass 1/2需周期性SYSREF)。當多個設備共享同一時鐘源時，需在各自芯片內生成相位一致的SYSREF[3]，避免因傳輸延遲導致的同步偏差。因此需要采用分頻器將高頻系統時鐘(Device Clock)轉換為符合協議規范的SYSREF頻率，且需要確保分頻器的可編程分頻比特性以支持精確控制SYSREF脈沖的觸發間隔。其設計直接影響JESD204B/C系統的同步精度和可靠性，尤其在高速、多通道場景中尤為關鍵[4-5]。
本文基于0.18 μm SiGe BiCMOS工藝設計了一款高頻率寬頻帶可編程信號發生器。其中分頻器部分采用CML結構設計，工作頻率范圍為300 MHz~16 GHz，分頻比范圍為2~16 380。
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作者信息：
江晨陽，楊俊浩，汪柏康，蔣穎丹
（中國電子科技集團公司第五十八研究所，江蘇 無錫 204135）
