基于Crossbar多端口緩存共享的交換架構設計
電子技術應用
張子琪，方震，于宗光
中國電子科技集團公司第五十八研究所
摘要： 隨著網絡的不斷發展，數據帶寬不斷提升，對網絡設備中交換容量、轉發延遲、內存利用率等關鍵指標提出了更高的要求。采用基于Crossbar多端口緩存共享的交換架構，實現報文的存儲、調度、排序和轉發。采用共享緩存架構并使用描述符定義數據包，實現了多端口下多個隊列的共享隊列緩存，每端口支持 8 個優先級隊列，實現有序的調度，減少多隊列的阻塞問題。在多SRAM的緩存管理中采用分頁式鏈表的方法，實現了動態共享緩存，提高數據存取效率、降低轉發延遲?；赬ilinx公司的XCZU3EG驗證平臺上完成了FPGA原型驗證，完成了多端口結構的功能驗證和性能測試，平均端口速率達6.08 Gb/s，實現交換延遲可控。
中圖分類號：TN915.05 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.256651
中文引用格式： 張子琪，方震，于宗光. 基于Crossbar多端口緩存共享的交換架構設計[J]. 電子技術應用，2025，51(11)：53-58.
英文引用格式： Zhang Ziqi，Fang Zhen，Yu Zongguang. Design of switching architecture with shared multi-port buffers based on crossbar[J]. Application of Electronic Technique，2025，51(11)：53-58.
中文引用格式： 張子琪，方震，于宗光. 基于Crossbar多端口緩存共享的交換架構設計[J]. 電子技術應用，2025，51(11)：53-58.
英文引用格式： Zhang Ziqi，Fang Zhen，Yu Zongguang. Design of switching architecture with shared multi-port buffers based on crossbar[J]. Application of Electronic Technique，2025，51(11)：53-58.
Design of switching architecture with shared multi-port buffers based on crossbar
Zhang Ziqi，Fang Zhen，Yu Zongguang
The 58th Research Institute of China Electronics Technology Group Corporation
Abstract： With the continuous development of the network and the continuous improvement of data bandwidth, higher requirements have been put forward for key indicators such as switching capacity, forwarding delay, and memory utilization in network devices. This design adopts a switching architecture based on crossbar multi-port cache sharing to achieve the storage, scheduling, sorting, and forwarding of messages. This design uses a shared cache architecture and defines data packets with descriptors, achieving shared queue cache for multiple queues under multiple ports. Each port supports 8 priority queues, realizing orderly scheduling and reducing the blocking problem of multiple queues. In the cache management of multiple SRAMs, a paged linked list method is adopted to achieve dynamic shared cache, improving data access efficiency and reducing forwarding delay. This design has completed FPGA prototype verification on the XCZU3EG verification platform of Xilinx Company, achieving functional verification and performance testing of the multi-port structure. The average port rate reaches 6.08 Gb/s, and the switching delay is controllable.
Key words : shared cache；multi-port；switching architecture；QoS
引言
交換結構對交換機的性能有著巨大影響，交換機需要具備快速的數據處理和轉發能力[1]，這對交換架構中的緩存管理技術提出了更高的要求，需要其能夠高效地存儲和讀取數據包，減少數據的等待時間和處理延遲，因此，在交換中設計合理的緩存結構是至關重要的[2]。
本文介紹基于Crossbar多端口緩存共享的交換架構，該架構具有64 bit位寬16入16出的端口，支持數據包長度為64~1 024 B，數據包存儲采用32塊256 Kb的SRAM存儲器，將SRAM緩存設計為共享式緩存確保在交換中實現高速數據存儲，并且SRAM控制器能夠通過分頁式鏈表建立和鏈接對緩存內部的數據包進行管理，避免數據包的長度和存儲器數據通道的數量對存儲器資源的影響，實現內存回收，動態調整空間，在保證高速傳輸的前提下，很大程度地節約了存儲資源[3]。數據包交換采用描述符描述數據包，減少數據包多次存儲產生的時間，極大地降低了交換的延遲，解決了交換過程中緩存效率低的問題[4]。為了保證交換的服務質量，該架構支持按 QoS調度，可實時切換嚴格優先級、加權差額輪詢調度算法，支持多端口多隊列動態共享緩存，解決了傳統Crossbar交換架構中存在的隊頭阻塞等問題[5]。經驗證該架構具有存儲、排序、轉發功能，并能高效存儲數據包，實現高速、多端口、無沖突的交換。
本文詳細內容請下載：
http://www.jysgc.com/resource/share/2000006840
作者信息：
張子琪，方震，于宗光
（中國電子科技集團公司第五十八研究所，江蘇 無錫 214026）
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