中文引用格式： 王淑芬，高璐，秦貴陽，等. 基于Innovus改善芯片繞線資源的電源網絡布線方法[J]. 電子技術應用，2024，50(5)：19-23.
英文引用格式： Wang Shufen，Gao Lu，Qin Guiyang，et al. A power network routing method based on Innovus to improve chip routing resource[J]. Application of Electronic Technique，2024，50(5)：19-23.
引言
物理設計是指從功能代碼到制造掩模版的過程，是承接創意和產品之間最重要的步驟。后端物理設計從導入門級網表和約束文件開始，進行布局、電源規劃、標準單元放置、時鐘樹綜合、繞線、時序分析與驗證，到最終設計簽核（Signoff）[1]結束。其中電源規劃（Power Plan）是給整個芯片的供電設計出一個均勻的網絡，它是芯片物理設計中非常關鍵的一部分。
電源網絡一般由電源IO、電源環（Power Ring）、電源條線（Power Stripe）和電源軌道（Power Rail）組成[2]。其中電源條線在芯片內部縱橫交錯分布，是連接電源環和電源軌道的重要部分。電源條線的布線規劃不僅關系到整個芯片的電壓降（IR Drop），更是對繞線（Route）資源的空間利用率有重要影響[3]。尤其隨著芯片面積越來越小，芯片內單元密度（Density）越來越大，以及各種功能的宏單元（Macro）數量越來越多，導致在高集成度芯片中可用于繞線的空間越來越少，因此一個合理的布局布線是后端物理實現能夠最終滿足設計要求，實現芯片功能正常化目標的基礎。
本文基于一款高集成度芯片設計，提出一種改進電源網絡布線的方法。以SMIC 28 nm 1P10M CMOS工藝高性能芯片層次化設計[4-5]的子模塊項目DSP模塊為例，該模塊為千萬門規模，尺寸長度為4 634 μm，寬度為1 896 μm，包含528個Macro，整體單元Density高達58.6%。通過對比傳統電源網絡布線方法，新方法很大程度緩解了繞線空間資源緊張的問題，很好地解決了信號線走線短路問題。
本文詳細內容請下載：
http://www.jysgc.com/resource/share/2000005981
作者信息：
王淑芬，高璐，秦貴陽，朱志強
（中國電子科技集團公司第五十八研究所，江蘇 無錫214035）
