一種基于分布式計算的芯片仿真加速設計
電子技術應用
王鋒，張栗榕，王磊
新華三半導體技術有限公司 西安研究所，陜西 西安 710075
摘要： 隨著芯片設計規模和復雜度越來越大，傳統的芯片EDA（Electronic Design Automation）驗證方法在子系統和SoC（System on Chip）全芯片級別越來越受限于仿真速度限制。如何高效收斂RTL（Register Transfer Level）設計，確保及時高質量交付，成為芯片研發領域急需解決的重要問題。介紹了一種自研的利用分布式計算方法來加速大型芯片仿真效率的DVA（Distributed Verification Acceleration）系統架構和實現。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.233800
中文引用格式： 王鋒，張栗榕，王磊. 一種基于分布式計算的芯片仿真加速設計[J]. 電子技術應用，2024，50(1)：31-34.
英文引用格式： Wang Feng，Zhang Lirong，Wang Lei. Design of SoC/SIP simulation acceleration based on distributed computing[J]. Application of Electronic Technique，2024，50(1)：31-34.
中文引用格式： 王鋒，張栗榕，王磊. 一種基于分布式計算的芯片仿真加速設計[J]. 電子技術應用，2024，50(1)：31-34.
英文引用格式： Wang Feng，Zhang Lirong，Wang Lei. Design of SoC/SIP simulation acceleration based on distributed computing[J]. Application of Electronic Technique，2024，50(1)：31-34.
Design of SoC/SIP simulation acceleration based on distributed computing
Wang Feng，Zhang Lirong，Wang Lei
Xi′an R&D Institute， New H3C Semiconductor， Xi′an 710075， China
Abstract： With the continuous growth of IC design scale and complexity, traditional EDA verification is more and more restricted especially for sub-system and SoC full chip level simulation efficiency. To efficiently and effectively find and debug RTL problems and ensure the IC delivery quality and time to market has become the critical path for IC development. This article introduces a platform (DVA) based on distributed computing method to accelerate large scale IC verification. The DVA platform based on UVM, adopts native Linux socket components as underlying layer for communication.
Key words : IC development；EDA；distributed computing；simulation acceleration
引言
芯片復雜度在多維度提升，一方面體現在晶體管數量劇增，另一方面，芯片中復雜子系統數量增加。芯片復雜度也在改變芯片設計生態，西門子EDA和Wilson Research公布了2022年一起合作的研究報告白皮書，定量分析了芯片復雜度提升所帶來的一系列設計和驗證方法學變化及新需求，它們正在驅動未來幾年芯片開發領域變革。子系統的驗證隨著復雜度和數量提升會越來越具有挑戰性；同時，多個復雜子系統并行工作時的驗證成為另一個驗證難點；還有子系統的異質性，例如高性能模擬/混合信號模塊的驗證方法不一致，也給芯片系統驗證帶來挑戰。驗證逐漸占據了整個產品開發周期很大一部分，僅功能驗證一項就需要設計團隊約70%的精力和時間。芯片驗證將成為重中之重[1]。該白皮書表示，芯片首次流片成功的比例在下降，約有32%的項目在第一次“spin”取得成功，這意味著68%的項目沒有能夠按照計劃交付。子系統和芯片系統層面驗證由于DUT（Device Under Test）規模比較大，傳統的EDA驗證方法一直受制于仿真速度等限制，導致驗證周期長，無法快速發現、迭代和收斂設計問題。如何高效保證芯片設計質量、一次流片成功，成為芯片研發領域急需解決的瓶頸。
本文詳細內容請下載：
http://www.jysgc.com/resource/share/2000005830
作者信息：
王鋒，張栗榕，王磊
（新華三半導體技術有限公司 西安研究所，陜西 西安 710075）
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