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一種應用分段式電容陣列的20 MS/s 10-bit SAR ADC*

電子技術應用

崔海濤，張繼，陳玉蓉，胡偉波，李超潤

（1.南開大學電子信息與光學工程學院，天津 300350；2.中國電子科技集團公司第五十八研究所，江蘇無錫214063； 3.北京大學深圳研究生院，廣東深圳 518055）

摘要： 設計了一個10位分辨率，20 MS/s采樣率的逐次逼近型模擬數字轉換器（SAR ADC）。該電路通過采用分段式電容陣列設計，縮短了量化過程中高位電容翻轉后所需要的穩定時間，從而提高了量化速度。此外，還提出了一種新穎、高效的比較器校準方法，以較低的成本實現了比較器失調電壓的抑制。該ADC芯片基于180 nm CMOS工藝設計制造，核心面積為0.213 5 mm2。實際測試結果表明，在1.8 V電源電壓、20 MS/s采樣頻率下，該ADC的信號噪聲失真比（SNDR）達到了58.24 dB。

關鍵詞： SARADC 分段式電容陣列比較器校準

中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.233783
中文引用格式： 崔海濤，張繼，陳玉蓉，等. 一種應用分段式電容陣列的20 MS/s 10-bit SAR ADC[J]. 電子技術應用，2023，49(10)：53-58.
英文引用格式： Cui Haitao，Zhang Ji，Chen Yurong，et al. A 20 MS/s 10 bit SAR ADC with piecewise capacitor array[J]. Application of Electronic Technique，2023，49(10)：53-58.

A 20 MS/s 10 bit SAR ADC with piecewise capacitor array

Cui Haitao1，Zhang Ji2，Chen Yurong2，Hu Weibo2，Li Chaorun3

(1.College of Electronic Information and Optical Engineering， Nankai University， Tianjin 300350， China； 2.The 58th Search Institute of China Electronics Technology Group Corporation， Wuxi 214063， China； 3.Peking University Shenzhen Graduate School， Shenzhen 518055， China)

Abstract： This paper presents a 10-bit Successive Approximation Register (SAR) analog-to-digital converter (ADC) with 20 MS/s sampling frequency. By using the piecewise capacitor array design, the settling time after large capacitor turnover during quantization is shortened and thus the quantization speed is improved. In addition, a novel and efficient comparator calibration method is proposed to reduce the offset voltage of the comparator at a lower cost. The chip is manufactured in 180 nm CMOS process with a core area of 0.213 5 mm2. The test results show that the ADC achieves 58.24 dB signal-to-noise/distortion ratio (SNDR) at 1.8 V supply voltage while sampling at 20 MS/s

Key words :

0　引言

模擬數字轉換器(ADC)是信號鏈的核心器件，是溝通模擬信號與數字信號的橋梁。自然界中大部分信號都是時間連續、幅值連續的模擬信號，比如溫度、壓強、速度等。因為數字信號抑制噪聲的能力要強于模擬信號，并且方便計算機處理，所以在信號處理時，通常需要ADC將連續的模擬信號轉換成離散的數字信號。ADC對芯片系統的整體性能起著決定性的影響，因此得到了學術界和工業界的極大關注[1]。ADC有多個種類，如逐次逼近型（SAR）[2-3]，∑-Δ型[4-5]，Flash型[6-7]等。其中SAR ADC的應用范圍最廣，其通過對采樣信號進行二次冪地逐次逼近，使ADC內部的數模轉換器 (DAC)產生的電壓逼近于采樣得到的信號，最終實現對采樣信號的量化。隨著SAR ADC的發展，多種新的架構被提出來[8-11]，這些新思想新技術極大促進了ADC的發展。傳統SAR ADC的電容陣列是以二次冪的形式增長的，當DAC的位數較多時，最大電容的容值就會很大，該電容翻轉時所需要的穩定時間較長，這不利于ADC的快速轉換。此外，對于SAR ADC而言，比較器的失調電壓直接體現在ADC的輸出中，使ADC的輸出相對輸入信號存在直流偏移。

針對上述問題，本文基于180 nm CMOS工藝設計了一個10 bit 20 MS/s采樣率的SAR ADC。該ADC采用分段式電容陣列設計，縮短了量化過程中大電容翻轉后所需要的穩定時間，提高了量化速度。本文還提出了一種新穎、高效的比較器校準方法，有效降低了比較器的失調電壓，進一步提高了ADC的精度。此外，本文對不同結構中電容翻轉后參考電壓的恢復時間進行了建模分析，為分段式電容陣列對ADC量化速度的提高提供了理論支持。本設計實際測試結果表明，在1.8 V電源電壓，20 MS/s采樣頻率下，該ADC消耗了0.81 mW的功耗，實現了58.24 dB的信號噪聲失真比(SNDR) 。

本文詳細內容請下載：http://www.jysgc.com/resource/share/2000005713

作者信息：

崔海濤1，張繼2，陳玉蓉2，胡偉波2，李超潤3

（1.南開大學電子信息與光學工程學院，天津 300350；2.中國電子科技集團公司第五十八研究所，江蘇無錫214063；
3.北京大學深圳研究生院，廣東深圳 518055）

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