中文引用格式： 崔震，周立陽，劉萌，等. 基于FCM flow的小規模數字電路芯片測試[J]. 電子技術應用，2023，49(8)：24-29.
英文引用格式： Cui Zhen，Zhou Liyang，Liu Meng，et al. Small-scale digital circuit chip testing based on FCM flow[J]. Application of Electronic Technique，2023，49(8)：24-29.
0 引言
目前，先進的DFT技術已經廣泛應用于大規模數字集成電路測試，但是對于一些小規模集成電路芯片（例如模擬前端芯片）的測試，插入掃描鏈等測試電路會增加芯片面積并增加額外的功耗。從芯片成本和性能的角度考慮，針對小規模數字電路的測試，功能仿真case可作為test pattern即可比較容易地達到一個高的覆蓋率標準以用于檢測制造缺陷和故障。
另一方面，芯片設計中有一部分電路對功耗極其敏感，應用場景要求其功耗需要達到極低的水平。測試相關邏輯的增加無疑會帶來額外的功耗損失和性能降低，使得設計達不到功耗要求目標。對于這樣的設計，通常不會為這部分電路增加DFT，使用功能仿真case作為test pattern來用于檢測制造缺陷和故障，以此作為整個芯片的測試覆蓋率數據補充。
基于以上兩個應用場景，需要一個方式去佐證功能仿真case可以作為test pattern覆蓋到足夠多的制造缺陷和故障。
Cadence的Xcelium是一個強大的仿真工具，其中的錯誤仿真引擎（fault simulator）能夠分析出電路的可能出錯的節點，并完成注錯和仿真；vManager擁有多個case仿真的統籌調度機制，且擁有一定的debug手段；Jasper擁有測試case的注錯優化機制。三者有機結合，融入驗證環境中即可通過功能case的仿真，報告出電路的錯誤覆蓋率（fault coverage），用于佐證test pattern的完整性。
本文將針對以上兩個特殊需求，示例兩個真實的數字電路設計，并基于Cadence 的FCM（Fault Campaign Manager）flow介紹是如何使用Xcelium、vManager、Jasper等工具來解決以上問題的。
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作者信息：
崔震，周立陽，劉萌，趙禹，王學德
（思瑞浦微電子科技（上海）有限責任公司，上海 201210）
