采樣時鐘保持模式對數字接收機的影響分析
2022年電子技術應用第10期
成 章，蔡春霞，江 威，陳 興
電子信息控制重點實驗室,四川 成都 610036
摘要： 分析了采用雙鎖相環提供采樣時鐘的多通道數字接收機中第一級鎖相環失鎖后進入頻率保持模式時對輸出采樣時鐘頻率的影響，進而分析了對多通道數字接收機的幅度、頻率、相位參數測量影響，通過校正算法進行了有效補償，實現參數測量與采樣頻率偏差解耦，仿真和工程驗證證明了措施有效，提升了數字接收機參數測量的可靠性，可以推廣應用。
中圖分類號： TN709
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.222673
中文引用格式： 成章，蔡春霞，江威，等. 采樣時鐘保持模式對數字接收機的影響分析[J].電子技術應用，2022，48(10)：130-143，149.
英文引用格式： Cheng Zhang，Cai Chunxia，Jiang Wei，et al. Analysis about influences of holding mode of sample clock on digital receiver[J]. Application of Electronic Technique，2022，48(10)：130-143，149.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.222673
中文引用格式： 成章，蔡春霞，江威，等. 采樣時鐘保持模式對數字接收機的影響分析[J].電子技術應用，2022，48(10)：130-143，149.
英文引用格式： Cheng Zhang，Cai Chunxia，Jiang Wei，et al. Analysis about influences of holding mode of sample clock on digital receiver[J]. Application of Electronic Technique，2022，48(10)：130-143，149.
Analysis about influences of holding mode of sample clock on digital receiver
Cheng Zhang，Cai Chunxia，Jiang Wei，Chen Xing
Science and Technology on Electronic Information Control Laboratory, Chengdu 610036, China
Abstract： In the paper, the influences of the first-level phase-locked loop on the frequency of output sample clock when entering the frequency-holding mode after losing lock in the multichannel digital receiver which adopts the double phase-locked loop to provide the sample clock are analyzed, and then the influences on the amplitude, frequency and phase parameter measurement of the multichannel digital receiver are analyzed further, and the effective redemption is conducted through the correction algorithm to achieve the parameter measurement and decoupling of sample frequency deviation, as emulation and engineering verification have proven the effectiveness of measures so that their popularization and applications are available.
Key words : sample clock; frequency-holding mode; digital receiver; spectrum correction
0 引言
數字接收機通常采用FFT處理進行參數測量，在采樣時鐘頻率偏差時會影響信號參數測量誤差，其基本機理是FFT處理時的頻譜泄漏及柵欄效應受FFT長度、信號頻率、采樣頻率間關系影響，在FFT長度固定，對同一輸入信號，采樣頻率的擾動將導致參數測量結果變化。因此數字接收機設計時鐘系統是關鍵，穩定的時鐘系統對參數測量至關重要[1-3]。
本文給出基于雙鎖相環時鐘芯片的多通道數字接收機的時鐘系統設計，通過理論仿真和工程驗證，分析了雙鎖相環時鐘在第一級鎖相環失鎖后進入頻率保持模式時輸出頻率的變化及對多通道數字接收機的幅度、頻率、相位參數測量影響，并通過補償措施進行了有效補償。
本文詳細內容請下載：http://www.jysgc.com/resource/share/2000004977。
作者信息：
成 章，蔡春霞，江 威，陳 興
(電子信息控制重點實驗室,四川 成都 610036)
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