版圖驗證工具的作用是檢查版圖是否滿足設計規則、電氣規則、版圖與電路圖是否一致等，對于降低設計失敗的風險具有重要作用。

　　版圖驗證工具不僅要支持扁平化驗證，而且要支持層次化驗證。扁平化驗證是版圖驗證工具的基礎；層次化驗證充分利用版圖層次，可以有效避免重復報錯和提高處理版圖的速度。對于大規模版圖，通常還采用并行技術以加速版圖驗證效率。

　　版圖驗證工具主要包括設計規則檢查（Design Rule Check,DRC）、版圖電路圖一致性檢查（Layout Versus SchemaTIc,LVS）、電氣規則檢查（Electronic Rule Check，ERC）、版圖比對檢查（Layout Versus Layout，LVL）等。

　　1.設計規則檢查（DRC）

　　版圖設計必須遵循制造工藝的設計規則要求，因此設計檢查主要包括連線寬度、連線間距、圖形包含關系、金屬密度、天線效應檢查等。如果版圖設計中違反了這些規則將導致制造失敗，例如線條寬度過小可能導致斷路。

　　DRC涉及的關鍵技術有層次處理和掃描線算法等。

　　層次處理技術是對版圖原始層次進行調整，根據需要對版圖圖形進行投影或提升以提高DRC工具的性能。

　　掃描線算法包括基于梯形的掃描線算法和基于邊的掃描線算法。DRC技術通常采用基于邊的掃描線算法。

　　邊，即一條線段，用它的兩個端點的坐標表示。基于邊的掃描線算法的本質是將平面的二維幾何問題轉化成兩個一維問題，包含以下幾個步驟：

　?。?）確定當前掃描線的位置；

　?。?）加入當前掃描線上的新進邊，與原有的邊構成當前掃描線邊集合；

　　（3）對當前掃描線邊集合進行排序；

　?。?）遍歷當前掃描線邊集合，根據不同的命令進行相應的邏輯處理；

　　（5）刪除當前掃描線上的離開邊，并重新回到步驟（1）。

　　在圖5-117中，L1和L2圖層為輸入圖層，x1、x2、x3、x4為掃描線需要計算的位置，Result圖層為結果圖層。

　　2.版圖電路圖一致性檢查（LVS）

　　LVS工具的主要功能是檢查從版圖中提取的網表和從電路圖中導出的網表的一致性，涉及的主要技術有網表提取（Netlist ExtracTIon）技術和網表比較（Netlist Comparison）技術。網表提取的主要工作是提取電路的線網（Net）、器件（Device）和器件屬性。網表比較本質上是圖論中的圖同構問題。

　　LVS的基本原理：在有初始匹配對的情況下通過跟蹤匹配更多的器件或線網；在沒有初始匹配對的情況下使用簽名劃分等方法獲得初始匹配對，然后再從初識匹配對出發繼續跟蹤。如此循環，直至版圖與電路圖全部匹配或無新的匹配對產生為止。對于未能匹配的器件和線網，嘗試根據其周圍環境進行修復并進行匹配；如果修復失敗，則作為錯誤寫出至報告中。

　　其中，簽名劃分方法是根據器件給每種器件賦予相應簽名值，根據簽名值的不同將器件劃分成不同集合；根據線網與器件的連接關系，線網也會被賦予簽名值，劃分為不同集合。

　　圖5-118（a）為版圖提取網表，圖5-118（b）為由電路圖導出網表，LVS報告版圖存在一個開路錯誤。

　　3.電氣規則檢查（ERC）

　　ERC用于檢查版圖的電氣規則，如開路、短路、路徑檢查等。ERC基于版圖進行建成區，不需要電路圖，可以快速檢查并直觀定位設計中存在的常見問題。通常ERC功能包含于LVS工具中。

　　4.版圖比對檢查（LVL）

　　LVL工具主要應用在兩個方面：1）版圖改版時設計者需要借助LVL工具查看修改前后的差異；2）制版時版圖數據通常被扁平化，LVL工具用于比對版圖扁平化前后的差異。

　　LVL檢查涉及的關鍵技術有層次處理、掃描線算法、數據壓縮、并行計算等。另外，由于涉及的規則比較少，可以針對不同類型的版圖采用一些特殊的加速技巧。

　　工藝發展到40nm和更先進的工藝后，因線距變小，層厚度也變小，線與周圍的環境以及線間耦合的影響變大，光學效應的影響也凸顯出來。傳統的版圖驗證工具所采用的二維檢查技術已經不能滿足檢查需求，需要利用三維和光學分析技術以處理各種效應的影響，開發新的檢查功能，例如模式匹配（Pattern Match）、雙重/多重曝光（Double/MulTI- pattern）、智能啞元填充（Smart Fill）等。

更多信息可以來這里獲取==>>電子技術應用-AET<<