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基于Liberate+Tempus的先進(jìn)老化時(shí)序分析方案

2022年電子技術(shù)應(yīng)用第8期

歐陽(yáng)可青1，2，王彬1，魏琦1，2，魯超1，陳俊豪3，李鳴霄3

1.深圳市中興微電子技術(shù)有限公司，廣東深圳518055； 2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣東深圳518055；3.上海楷登電子科技有限公司，上海200000

摘要： 在先進(jìn)工藝節(jié)點(diǎn)(7 nm，5 nm及以下)下，電路老化已經(jīng)成為制約芯片性能和可靠性的“卡脖子”難題。老化效應(yīng)將導(dǎo)致器件延時(shí)增大，進(jìn)而產(chǎn)生時(shí)序違例的風(fēng)險(xiǎn)。數(shù)字電路設(shè)計(jì)工程師需要在時(shí)序分析中預(yù)判老化后的時(shí)序情況，并針對(duì)性地設(shè)置時(shí)序裕量，才能確保芯片在服役期限中可靠地運(yùn)行。鑒于此，導(dǎo)入基于Liberate+Tempus的考慮老化效應(yīng)的靜態(tài)時(shí)序分析(aging-aware STA)方案。評(píng)估結(jié)果顯示，該方案能在兼顧效率、準(zhǔn)確性、多樣場(chǎng)景老化時(shí)序分析的同時(shí)實(shí)現(xiàn)時(shí)序裕量釋放，為達(dá)成具備更高可靠性和更佳性能的先進(jìn)芯片設(shè)計(jì)提供有力依據(jù)。

關(guān)鍵詞： 芯片老化靜態(tài)時(shí)序分析 Tempus aging-awareSTA

中圖分類號(hào)： TN402
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.229806
中文引用格式： 歐陽(yáng)可青，王彬，魏琦，等. 基于Liberate+Tempus的先進(jìn)老化時(shí)序分析方案[J].電子技術(shù)應(yīng)用，2022，48(8)：60-64，69.
英文引用格式： Ouyang Keqing，Wang Bin，Wei Qi，et al. Advanced aging-aware STA solution based on Liberate+Tempus[J]. Application of Electronic Technique，2022，48(8)：60-64，69.

Advanced aging-aware STA solution based on Liberate+Tempus

Ouyang Keqing1，2，Wang Bin1，Wei Qi1，2，Lu Chao1，Chen Junhao3，Li Mingxiao3

1.Department of Back-End Design，Sanechips Technology Co.，Ltd.，Shenzhen 518055，China； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology，Shenzhen 518055，China； 3.Shanghai Cadence Electronics Technology Co.，Ltd.，Shanghai 200000，China

Abstract： At the advanced process nodes(7 nm，5 nm and belows), circuit aging has become a neck problem that restricts chip performance and reliability. The aging effects may cause increasing cell delay, and thus led to the risk of path timing violation. The IC design engineers need to predict the aging timing in the timing analysis and set some aging margin accordingly to ensure the reliable operation of the chip during the service life-time. In view of this, this paper introduces an advanced aging-aware STA solution based on Liberate+Tempus. Evaluation results show that this solution can release the over-designed time margin while keeping the analysis efficiency, the accuracy, as well as the multi-situation analysis capability, thus providing a powerful basis for achieving advanced chip design with higher reliability and better performance.

Key words : chip aging；static timing analysis；Tempus；aging-aware STA

0 引言

在數(shù)字電路物理設(shè)計(jì)中，隨著晶體管特征尺寸不斷減小到7 nm、5 nm及以下，器件性能對(duì)老化的敏感度急劇增加，電路老化已經(jīng)成為制約芯片性能和可靠性的關(guān)鍵問(wèn)題。研究表明，以偏置溫度不穩(wěn)定性(Bias Temperature Instability，BTI)和熱載流子效應(yīng)(Hot Carrier Injection，HCI)為主的老化效應(yīng)將導(dǎo)致標(biāo)準(zhǔn)單元(可稱為cell)延時(shí)增大，進(jìn)而產(chǎn)生路徑時(shí)序違例的風(fēng)險(xiǎn)^[1-3]。對(duì)此，IC設(shè)計(jì)工程師需要在芯片物理實(shí)現(xiàn)階段即進(jìn)行考慮老化的時(shí)序分析，通過(guò)設(shè)置針對(duì)性的時(shí)序裕量(margin)來(lái)覆蓋老化后的惡劣時(shí)序場(chǎng)景，確保芯片在服役期限中可靠運(yùn)行。在先進(jìn)工藝芯片設(shè)計(jì)中，精確的老化時(shí)序分析并確認(rèn)合理的margin是一個(gè)關(guān)鍵問(wèn)題。偏大的margin會(huì)導(dǎo)致過(guò)設(shè)計(jì)，帶來(lái)額外成本并限制芯片性能，而偏小的margin會(huì)導(dǎo)致欠設(shè)計(jì)，造成失效泄露的風(fēng)險(xiǎn)。

本文利用基于Liberate+Tempus 的aging-aware STA 方案進(jìn)行先進(jìn)芯片的老化時(shí)序分析，評(píng)估其效率、準(zhǔn)確性以及針對(duì)多樣應(yīng)用場(chǎng)景的老化時(shí)序分析能力。

本文詳細(xì)內(nèi)容請(qǐng)下載：http://www.jysgc.com/resource/share/2000004652。

作者信息：

歐陽(yáng)可青1，2，王彬1，魏琦1，2，魯超1，陳俊豪3，李鳴霄3

(1.深圳市中興微電子技術(shù)有限公司，廣東深圳518055；

2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣東深圳518055；3.上海楷登電子科技有限公司，上海200000)

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