在摩爾定律的指引下，芯片上集成的晶體管數量不斷超越人們的想象，芯片性能也不斷升級，同時成本逐年下降。

但隨著半導體制造工藝的不斷升級，從7nm、5nm到3nm等延伸下去，越來越接近物理極限，而工藝提升所帶來的成本效益也越來越不明顯，僅靠工藝節(jié)點提升已無法滿足市場需求。如何讓芯片繼續(xù)提升算力同時降低成本？業(yè)界需要在其他途徑上再想對策。

Chiplet芯粒技術就是一個新的探索。

日前，在IC CHINA 2020的開幕式上，芯原股份創(chuàng)始人、董事長兼總裁戴偉民詳細解讀了Chiplet芯粒這一新技術，剖析了Chiplet時下的新機遇。

Chiplet最早由Marvell創(chuàng)始人周秀文提出，在ISSCC2015上，周秀文率先提出MoChi（Modular Chip，模塊化芯片）架構的概念。據戴偉民介紹，MoChi是許多應用的基準架構，包括物聯網、智能電視、智能手機、服務器、筆記本電腦、存儲設備等。

戴偉民認為，先進工藝中只有22nm、12nm和5nm這三個工藝節(jié)點是“長命節(jié)點”，其他中間節(jié)點的“壽命”都比較短。而且，并非每種芯片都需要5nm這樣的尖端工藝，因為不是每一家公司都能負擔起5nm工藝的成本，于是Chiplet這種將不同工藝節(jié)點的die混封的新形態(tài)是未來芯片的重要趨勢之一。

據戴偉民介紹，目前將Chiplet運用做得最好的是AMD。在一塊芯片上，CPU用的是7nm工藝，I／0則使用的是14nm工藝，與完全由7nm打造的芯片相比成本大約降低了50％。

“AMD是最會做大芯片的公司，連它都能接受小芯片，這很好的證明了Chiplet的發(fā)展前景。”戴偉民表示。

戴偉民在演講中還特別強調，封裝和接口對于Chiplet的重要性。臺積電的CoWoS技術和英特爾的Foveros 3D立體封裝技術都為Chiplet的發(fā)展奠定了基礎，接口則代表了標準問題，芯片拼接在一起需要有一致的互聯協(xié)議。所以，戴偉民表示，何時切入Chiplet領域很關鍵，如果過早切入，則沒有標準可以依靠，設計好的成品可能會面臨日后的接口不匹配等問題。

不過，整體來看，Chiplet給半導體全產業(yè)鏈都帶來了新的機會。戴偉民指出，芯片設計環(huán)節(jié)能夠降低大規(guī)模芯片設計的門檻；半導體IP授權商能升級為Chiplet供應商，提升IP的價值且有效降低芯片客戶的設計成本；芯片制造與封裝環(huán)節(jié)能夠增設多芯片模塊（Multi－Chip Module，MCM）業(yè)務，Chiplet迭代周期遠低于ASIC，可提升晶圓廠和封裝廠的產線利用率；標準與生態(tài)環(huán)節(jié)，則能夠建立起新的可互操作的組件、互連、協(xié)議和軟件生態(tài)系統(tǒng)。例如，作為IP供應商的芯原提出了IP as a Chip（IaaC）的理念，旨在以Chiplet實現特殊功能IP從軟到硬的“即插即用” ，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規(guī)模芯片的設計時間和風險。

據Omdia報告，2018年Chiplet市場規(guī)模為6．45億美元，預計到2024年會達到58億美元，2035年則超過570億美元，Chiplet的全球市場規(guī)模正在井噴式增長。