国产视频福利在线,欧美日韩一区二区三区不卡,在线亚洲高清视频

基于STT-MRAM的位邏輯運算方案及靈敏放大器設計

2020年電子技術應用第6期

陸楠楠，王少昊，黃繼偉

福州大學物理與信息工程學院，福建福州350108

摘要： 基于1T1MTJ的自旋轉移矩-磁隨機存儲器(STT-MRAM)提出了一種改進型存內位邏輯計算方案。該方案通過精簡2T2MTJ存內位邏輯運算方案提升了存儲陣列密度，通過互補型讀出電路增加了“與非”和“或非”的運算功能。此外，還通過增加支路電壓穩定電路的方法，提出了一種適用于上述方案的改進型高速靈敏放大器。基于中芯國際55 nm LL邏輯工藝的仿真結果表明，相較于傳統的靈敏放大器，該方案不僅讀取速度提升了33%，在適配大型存儲陣列(CB≥0.8 pF)時還擁有更強的讀取能力與更優的功率積(PDP)。

關鍵詞： 自旋轉移矩-磁隨機存儲器STT-MRAM 位邏輯運算高速靈敏放大器

中圖分類號： TN432
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200097
中文引用格式： 陸楠楠，王少昊，黃繼偉. 基于STT-MRAM的位邏輯運算方案及靈敏放大器設計[J].電子技術應用，2020，46(6)：40-44，50.
英文引用格式： Lu Nannan，Wang Shaohao，Huang Jiwei. Bit logic operation scheme and sense amplifier design based on STT-MRAM[J]. Application of Electronic Technique，2020，46(6)：40-44，50.

Bit logic operation scheme and sense amplifier design based on STT-MRAM

Lu Nannan，Wang Shaohao，Huang Jiwei

College of Physics and Information Engineering，Fuzhou University，Fuzhou 350108，China

Abstract： Based on the spin transfer torque-magnetic random access memory of 1T1MTJ, an improved bit logic operation scheme in the memory is proposed in this paper. This scheme improves the storage array density by simplifying the 2T2MTJ bit logic operation scheme in the memory and increases the operation functions of "NAND " and "NOR" through the complementary readout circuit. In addition, an improved high-speed sense amplifier suitable for the above scheme is proposed by adding a branch voltage stabilizing circuit. Simulation results based on 55 nm LL logic process of SMIC show that, compared with traditional sense amplifiers, this scheme not only improves the reading speed by 33%, but also has stronger reading ability and better PDP when it is suitable for large storage arrays(CB≥0.8 pF).

Key words : spin transfer torque-magnetic random access memory；bit logic operation；high speed；sense amplifier

0 引言

磁隨機存儲器(MRAM)利用磁隧道結(MTJ)器件的不同磁阻態來實現對數據的存儲^[1]。MRAM不僅與現有的CMOS工藝兼容，還具有體積小、功耗低、訪問速度快、非易失性、近無限次讀/寫操作和抗輻射能力強等優點^[2-3]。因此,基于自旋轉移矩單元的MRAM(STT-MRAM)已成為目前最具產業化前景的下一代新型非易失性存儲器之一^[4]。

在傳統計算機體系架構中，處理器與內存之間有限的數據帶寬限制了系統整體效能與效率的提升，使其無法滿足當前物聯網和大數據等新興應用領域的傳感器終端收集海量數據需求^[5-6]。以MRAM為代表的新型非易失性存儲器中可以直接在存儲器中實現高速率與低能耗的位邏輯運算，因此成為下一代計算體系架構的研究熱點^[7-10]。早期的方案通過在存儲陣列內部^[7]或外部^[8]添加控制邏輯電路實現對數據的預處理來實現存內位邏輯運算。PATTERSON D等人隨后提出了直接利用存儲單元的外圍電路(如靈敏放大器)實現存內位邏輯運算的方案，進一步減少了芯片的面積與功耗^[9]。基于MRAM的存內位邏輯運算方案主要以1T1MTJ^[7]、2T2MTJ^[9]等典型存儲陣列結構為核心。為了在每個運算單元中實現多種運算功能，附加的邏輯控制操作數也被引入2T2MTJ陣列中來實現位邏輯“與”、“或”、“與非”和“或非”的運算^[9]。

為了MRAM存儲陣列實現高密度、高速率與高準確率的存內位邏輯運算，本文基于1T1MTJ存儲陣列提出了一種改進型存內位邏輯計算方案，通過添加一組邏輯標記位實現多種位邏輯運算功能。本文還提出了一種適用于該方案的改進型高速靈敏放大器，通過增加支路電壓穩定電路來提升靈敏放大器的讀取精度和存內位邏輯運算速度。本文使用中芯國際55 nm LL邏輯工藝庫對該電路結構進行了電路前仿，并在輸入輸出電容、工藝角、不同磁阻方面與采用典型電流型靈敏放大器的電路進行了比較分析。

論文詳細內容請下載http://www.jysgc.com/resource/share/2000002840

作者信息:

陸楠楠，王少昊，黃繼偉

(福州大學物理與信息工程學院，福建福州350108)

原創聲明：此內容為AET網站原創，未經授權禁止轉載。

相關內容