0 引言

    鎖相環路在模擬和數字通信以及無線電等各個領域中有著廣泛的應用。與模擬鎖相環相比，全數字鎖相環有著易于集成、通用性高、成本較低等優點，克服了模擬鎖相環直流零點漂移、抗干擾能力差、易受環境溫度變化影響的缺點。因此，隨著數字技術的飛速發展，全數字鎖相環已成為國內外學者研究的熱點^[1-5]，其中如何提高鎖相范圍、降低系統功耗等是研究者重點關注的問題之一。

    本文闡述了由可變相位累加器構成的全數字鎖相環的系統結構與工作原理，詳細說明了可變相位累加器(Variable Phase Accumulator，VPA)的電路結構，介紹了采用EDA（電子設計自動化）技術設計該全數字鎖相環的方法，并給出了系統仿真與硬件實驗結果。最后，將所提出的新型全數字鎖相環與傳統全數字鎖相環的主要參數進行了比較分析。

1 全數字鎖相環的結構及工作原理

    基于可變相位累加器的全數字鎖相環的電路結構如圖1所示^[6-8]，該電路由數字鑒相器(Digital Phase Detector，DPD)、數字環路濾波器(Digital Loop Filter，DLF)、數控振蕩器(Digital-controlled Oscillator，DCO)三部分組成。

    該鎖相系統采用正向過零型鑒相器，鑒相器中的寄存器是由一組D觸發器構成。DCO模塊輸出的并行碼就是相位碼M，它反映了輸入信號和輸出信號之間的瞬時相位差。DCO 的輸出相位碼M并行送到D 觸發器的D端，而輸入信號與該觸發器的時鐘信號端相接。當輸入信號U_i上升沿到來時，對D觸發器輸入端的相位碼進行采樣，此時，D觸發器組鎖存的相位碼B便是鎖相系統此刻的瞬時相位誤差，從而完成了數字鑒相的功能。

    數字環路濾波器在環路中對輸入噪聲起抑制作用，并且對環路的校正速度起調節作用。該環路濾波器的積分環節主要由可變相位累加器1構成。鑒相器輸出的相位誤差碼B經積分環節和比例環節后，產生相應的積分與比例控制信號，將這兩組數碼經全加器相加后，便可生成PI(比例積分)控制信號G，該信號用于調節數控振蕩器的頻率。改變比例系數或積分系數，可以調節PI控制參數。在數字環路濾波器(DLF)和數控振蕩器(DCO)之間插入一個緩沖寄存器，其目的是使DLF輸出的控制碼組能夠在同一瞬間并行送入DCO。

    數控振蕩器(DCO)由可變相位累加器2構成。若可變相位累加器的位數為N，NL和NH分別表示可變相位累加器低位數組與高位數組的輸入端口，則NL接DLF的PI控制碼組G，NH接鎖相頻率控制碼組J（該參數可從環路系統外部自由設定）。

    在環路鎖相過程中，鑒相器隨時監測輸入信號U_i與輸出信號U_o之間的瞬時相位誤差，當相位誤差發生變化時，PI控制信號也將隨之變化，進而可改變累加器的分頻系數，以調節數控振蕩器輸出信號的頻率，減小相位誤差的變化，通過反饋系統的閉環調節，最終使整個環路達到鎖定。

2 可變相位累加器（VPA）的電路結構

    8位可變相位累加器的電路結構如圖2所示^[9-10]。它主要由兩部分組成，其中6位全加器與寄存器構成內部累加器，完成對6位輸入信號B的累加，其輸出信號作為VPA輸出信號M的高6位M[8:3]。另一部分由計數控制器與2位計數器構成可控計數器，其輸出信號作為VPA輸出信號M的低2位M[2:1]。

    可控計數器的計數方式受累加器輸出信號第3位數碼M[3]的控制，其計數控制邏輯如表1所示。當M[3]為0時，計數器保持初值00不變；當M[3]為1時，計數器進行從00至11的遞增計數。由于內部累加器的時鐘信號clk1是系統時鐘信號clk的4分頻，則該累加器需要經過4個系統時鐘周期再進行一次累加操作。

    本文所提出的可變相位累加器可以根據需要增加輸入與輸出信號的位數，其內部累加器和可控計數器的位數也可隨意調整。

3 可變相位累加器結構的數控振蕩器與積分器的設計

    數控振蕩器的電路結構如圖3所示，它由28位可變相位累加器2構成。它主要由兩部分組成，其中23位全加器與寄存器構成內部累加器，完成對23位輸入信號的累加。其輸入信號由來自數字濾波器輸出的PI控制字G與來自環路外部端口的鎖相頻率控制字J組成。內部累加器輸出信號作為VPA輸出信號M的高23位M[28:6]。另一部分由計數控制器與5位計數器構成可控計數器，其輸出信號作為VPA輸出信號M的低5位M[5:1]。可控計數器的計數方式受累加器輸出信號第6位數碼M[6]的控制。當M[6]為0時，計數器保持初值00不變；當M[6]為1時，計數器進行從00000至11111的遞增計數。由于累加器的時鐘信號clk1是系統時鐘信號clk的32分頻，則該累加器每經過32個系統時鐘周期完成一次累加操作。

    同理，積分器由24位可變相位累加器1構成。其電路結構與數控振蕩器類似，只是此電路中內部累加器取19位，其輸入端口是來自鑒相器的輸出信號。

4 全數字鎖相環整體設計與實驗驗證

    該全數字鎖相環整體設計采用自頂向下的設計方法，首先，按照系統整體設計方案確定系統模塊的劃分，再利用超高速集成電路硬件描述語言（VHDL）分別對各個模塊進行設計，最后，將各個模塊連接起來構成系統頂層電路，其電路連接圖如圖4所示。其中，輸入信號Ui與鑒相器、積分器以及緩沖寄存器模塊的時鐘信號輸入端CLK相接，作為這些模塊的時鐘觸發信號；系統時鐘信號與數控振蕩器模塊的時鐘信號輸入端CLK相接。

    鑒相器中D觸發器組的輸入端D與數控振蕩器的輸出端M相接，接收來自系統輸出端的反饋信號。鑒相器的輸出端Q分別與積分器的輸入端B和全加器的輸入端Y相接，輸出系統的瞬時相位誤差信號，改變這二個端口的連接方式，可以分別調節積分系數與比例系數。積分器的輸出端M與全加器的輸入端X相接，其輸出端S與緩沖寄存器的輸入端D相接，從該寄存器Q端輸出的信號便是PI控制信號。該信號送入數控振蕩器的輸入端G，鎖相頻率控制信號J送入數控振蕩器的輸入端J，這兩組信號共同組成數控振蕩器的頻率控制字，用于調節其輸出信號的頻率。數控振蕩器輸出端M的信號，就是鎖相系統的輸出信號，同時又反饋到鑒相器的輸入端D，以實現系統的閉環控制。

    在全數字鎖相環的系統仿真實驗中，取系統時鐘clk頻率為500 MHz，輸入信號頻率為0.06 MHz，全數字鎖相環的系統仿真波形如圖5所示，其中ui為該鎖相環的輸入端口，m24至m28為輸出端口。從系統仿真圖中可見，從m26端口輸出的信號與輸入信號同相，從m25和m24端口輸出的信號分別為輸入信號的2倍頻和4倍頻信號，從m27和m28端口輸出的信號分別為輸入信號的2分頻和4分頻信號。

    若取輸入信號頻率為3.92 MHz，其系統仿真波形如圖6所示，同理，當環路鎖定時，在系統m24至m28不同的輸出端，也可分別得到與輸入信號ui同相、倍頻或分頻信號。

    圖7給出了用FPGA實現的基于可變相位累加器全數字鎖相環的硬件電路測試波形。系統仿真與硬件測試結果都表明，該系統能夠實現鎖相功能。

    取系統時鐘頻率為500 MHz，分別對傳統全鎖相環和基于可變相位累加器的全數字鎖相環進行了系統仿真實驗，并對這兩種類型電路的系統功耗、鎖相范圍和所占用FPGA芯片邏輯資源等情況進行了對比分析，其分析結果如表2所示。由分析結果可知，本文所提出的新型全數字鎖相環與傳統全數字鎖相環相比較，其功耗降低了38 140 μW，所占用FPGA芯片的邏輯資源略有減少，鎖相頻率范圍擴大了10倍。

5 結論

    本文所提出的基于可變相位累加器的全數字鎖相環優化了系統的電路結構，在不增加所占用FPGA芯片邏輯資源的情況下，可拓展系統環路的鎖相頻率范圍，提高鎖相頻率，降低系統總功耗。由于該鎖相環內部的信號是并行傳輸，故可大大提高系統的鎖相速度。而且，從鎖相環不同的輸出端可以分別得到與輸入信號同相、倍頻或分頻信號。

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作者信息:

楊檬瑋，田  帆，單長虹

(南華大學 電氣工程學院，湖南 衡陽421001)